KR100306532B1 - 클록제어형정보처리장치 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

부하 상태에 의한 클록 주파수의 선택을 행하고 실질적인 프로그램 실효 성능의 저하를 초래하는 일없이 정보 처리 장치의 소비 전력을 저감하는 클록 제어형 정보 처리 장치를 제공한다.
프로그램을 실행하는 중앙 처리 장치와 중앙 처리 장치에 버스 접속되는 복수의 주변 처리 장치로 형성되는 정보 처리 장치에 있어서 복수 주파수의 클록을 발생시키고 그것의 어떤 것의 클록을 중앙 처리 장치 및 주변 처리 장치에 선택적으로 공급하는 클록 생성 수단과 중앙 처리 장치로부터 주변 처리 장치로 접속하는 버스의 부하 상태를 감시하는 버스 액세스 감시 수단과 버스의 부하 상태에 따라서 클록 생성 장치에서 생성되는 클록 주파수를 제어하는 제어 신호를 발생하는 클록 선택 제어 수단을 구비한다.

Description

클록 제어형 정보 처리 장치
발명이 속하는 기술분야
본 발명은 중앙 처리 장치와 주변 처리 장치가 버스 접속된 정보 처리 장치에 있어서 주변 처리 장치 및 중앙 처리 장치의 부하 상황에 따라 클록 주파수를 절환 또는 클록의 정지 및 재개를 제어하는 클록 제어형 정보 처리 장치에 관한 것이다.
종래의 기술
정보 처리 장치 특히 휴대형 퍼스날 컴퓨터에 있어서는 전원 어댑터가 접속되지 아니한 휴대이용 환경 아래에서의 가동 시간의 길이 즉 내장하는 밧데리 구동에 의한 가동 시간을 여하히 오래 지속할 수 있는가가 중요하다. 또한 작금의 환경문제를 생각하면 휴대형에 한정되지 아니하고 모든 정보 처리 장치에 있어서 장치의 소비전력을 가능한 한 낮게 억제하는 일이 매우 중요한 과제로 되어 있다. 예를 들면 CMOS 논리를 사용하는 정보 처리 장치에서는 디바이스의 동작 클록 주파수가 높아질수록 소비 전력이 증대하기 때문에 종래부터 어느 소정의 조건이 성립하였을 때에 디바이스의 클록 주파수를 저감하는 방법이나 일시적으로 클록을 정지하는 제어 방법이 제안되고 있다.
종래, 정보 처리 장치의 소비 전력 저감을 도모하는 방식으로서, 예를 들면 일본 특허 공개 공보 제 6-83756 호 공보에 기재되어 있는 바와 같이 기능 블록 마다 동작 상태에 따라 클록 공급을 중지시키고, 기능 블록을 동작시키는 제어 신호에 따라 클록 공급을 개시시키는 클록 제어 방법이 있다. 도 9 는 일본 특허 공개 공보 제 6-8376 호 공보에 기재된 종래의 소비전력 저감을 도모하는 정보 처리 장치를 도시하는 도면이다.
도 9 는 일본 특허 공개 공보 제 6-83756 호 공보에 기재된 데이터 처리 장치의 한 예를 도시하는 블록도이다. 도 9 에 있어서 데이터 처리 장치는 마이크로 프로세서(101)와 DMA 장치(102)와 메모리 장치(103)와 2 개의 주변 처리 장치(31 또는 32)와 이들을 접속하는 어드레스 버스(A; 105)와 데이터 버스(D; 106)와 제어 버스(C; 107)를 구비한다. 주변 처리 장치(31)에서 DMA 요구 신호(RE20)가 출력되었을 때 DMA 장치(102)에 의해 마이크로프로세서(101)에 대해 DMA 의 허가를 구하고 이것이 허가될 때 메모리 장치(103)로부터 주변 처리 장치(31)에 데이터를 전송시키고 주변 처리 장치(31)로부터 메모리 장치(103)에 데이터를 전송시킨다. 주변 처리 장치(32)에 대해서도 같다.
마이크로프로세서(101)는 미리 프로그램되어 있는 내용에 의거해서 어드레스 버스(105) 데이터 버스(106), 제어 버스(107)를 거쳐서 메모리 장치(103)나 주변 처리 장치(31 또는 32)와 데이터의 수수를 하면서 프로그램에 의해 지정되어 있는 데이터 처리를 한다. 그래서 DMA 장치(102)로부터 DMA 요구신호(HREQ)가 출력되었을 때 그 때까지의 처리를 중지해서 DMA 허가 신호(HACK)를 생성하고 이것을 DMA 장치(102)에 공급한다.
도 10 은 전송 요구 제어부(111)와 클록 제어부(112)와 제 0 채널 제어부(113)와 제 1 채널 제어부(114)를 구비한 DMA 장치(102)를 도시하는 도면이다. DMA 장치(102)는 주변 처리 장치(31 또는 32)에서 DMA 요구 신호(REQ0 또는 REQ1)가 출력되었을 때, 마이크로프로세서(101)에 대해서 DMA 요구 신호(HERQ)를 출력해서 마이크로프로세서(101)에서 DMA 허가 신호 HACK 가 출력되었을 때, 제 0 채널 제어부(113) 또는 제 1 채널 제어부(114)중 지정된 편에 클록 신호를 공급해서 메모리 장치(103)로부터 주변 처리 장치(31 또는 32)에 데이터를 전송시켜 주변 처리 장치(31 또는 32)에서 메모리 장치(103)에 데이터를 전송시킨다.
전송 요구 제어부(111)는 주변 처리 장치(31)에서 제 1 채널쪽의 DMA 전송을 요구하는 DMA 요구 신호(REQ0)가 출력되었을 때에는 클록 제어부(112)에 의해 제 1 채널 제어부(113)에만이 제 1 클록 신호를 공급해서 이것을 동작시켜 또 주변 처리 장치(32)에서 제 2 채널쪽의 DMA 전송을 요구하는 DMA 요구 신호(REQ1)가 출력되었을 때에는 클록 제어부(112)에 의해 제 2 채널 제어부(114)에만이 제 2 클록 신호를 공급해서 이것을 동작시키고 한편 주변 처리 장치(31 또는 32)에서 DMA 요구 신호(REQ0 및 REQ1)가 출력되지 아니한 때에는 클록 제어부(112)에 의해 제 1 채널 제어부(113) 및 제 2 채널 제어부(114)에 대응하는 제 1 클록 신호 및 제 2 클록 신호의 출력을 각각 정지하도록 구성된다.
또한, 전송 요구 제어부(111)는 제 1 채널 제어부(113) 및 제 2 채널 제어부(114)에서 전송 종료를 표시하는 신호를 수신하면 클록 제어부(112)에 의해 제 1 채널 제어부(113) 또는 제 2 채널 제어부(114)에 공급하는 클록을 각각 정지하도록 구성이 된다.
또한, 프로그램을 실행하는 중앙 처리 장치의 처리 부하 상태에 따라서 클록 주파수를 제어하는 방법 등도 제안이 되고 있다.
발명이 해결하고자 하는 과제
종래의 정보 처리 장치에서는 아래와 같은 문제가 있다. 먼저 중앙 처리 장치의 처리 부하에 의존해서 클록을 제어하는 정보 처리 장치에서는 중앙 처리 장치가 처리 부하가 높은 프로그램을 실행하고 있으면 주변 처리 장치가 비동작시에 있어서도 주변 처리 장치로 공급되는 클록이 정지되지 아니하는 혹은 주파수가 저감되지 아니하는 문제가 있다. 또 일본국 특허 공개 공보 제 6-83756 호 공보에 개시되어 있는 구성에서는 기능 블록마다 동작 상태를 검출하는 수단이 필요하다. 즉 기능 블록이 증가하면 동작 상태를 검출하는 회로부도 증가하고 시스템으로서 소비 전력을 증대시키는 문제가 있다.
본 발명은 상기와 같은 문제점을 해소하고, 중앙 처리 장치의 처리 부하 상황만에 의존하는 일없이 정보 처리 장치 전체로서의 처리 부하 상황에 의한 클록을 중앙 처리 장치 및 주변 처리 장치에 공급하고, 동시에 그 제어 방법을 최소의 회로 구성으로 실현할 것 그래서 그 결과로서 정보 처리 장치의 소비 전력을 더욱 저감시키는 것을 목적으로 하고 있다.
도 1 은 본 발명의 제 1 실시예의 클록 제어형 정보 처리 장치의 전체적인 구성을 도시하는 도면.
도 2는 본 발명의 제 1 실시예에 있어서 버스 액세스의 타이밍 챠트를 도시하는 도면.
도 3 은 본 발명의 제 1 실시예에 있어서 클록 주파수의 선택을 하는 클록 주파수 선택 순서의 흐름도를 도시하는 도면.
도 4 는 본 발명의 제 2 실시예의 클록 제어형 정보 처리 장치의 전체적인 구성을 도시하는 도면.
도 5 는 본 발명의 제 3 실시예의 클록 제어형 정보 처리 장치의 전체적인 구성을 도시하는 도면.
도 6 은 본 발명의 제 4 실시예의 클록 제어형 정보 처리 장치의 전체적인 구성을 도시하는 도면.
도 7 은 본 발명의 제 5 실시예의 클록 제어형 정보 처리 장치의 전체적인 구성을 도시하는 도면.
도 8 은 본 발명의 제 6 실시예의 클록 제어형 정보 처리 장치의 전체적인 구성을 도시하는 도면.
도 9 는 종래의 정보 처리 장치의 전체적인 구성을 도시하는 도면.
도 10 은 종래의 정보 처리 장치에 있어서 DMA 장치의 구성을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 클록 생성 회로 2 : 중앙 처리 장치(CPU)
31, 32 : 주변 처리 장치 4 : 클록 제어 회로
41, 41A : 클록 선택 제어 장치 42, 42A : 클록 정지 제어 회로
43, 43A : 클록 재개 제어 회로 44 : 버스 액세스 감시 회로
45, 45A : 신호선 46, 46A : 신호선
과제를 해결하기 위한 수단
제 1 발명은, 프로그램을 실행하는 중앙 처리 장치와 중앙 처리 장치에 버스 접속되는 복수의 주변 처리 장치로 형성되는 정보 처리 장치에 있어서 복수 주파수의 클록을 발생하고 그것의 어떤 것의 클록을 중앙 처리 장치 및 주변 처리 장치에 선택적으로 공급하는 클록 생성 수단과, 중앙 처리 장치에서 주변 처리 장치로 접속하는 버스의 부하 상태를 감시하는 버스 액세스 감시 수단과 버스의 부하 상태에 따라서 클록 생성 장치에서 생성되는 클록 주파수를 제어하는 제어 신호를 발생하는 클록 선택 제어 수단을 구비하도록 구성된다.
제 2 발명은, 버스 액세스 감시 수단에 의해 감시되는 버스 액세스가 소정의 시간 이상 부하가 없는 경우 클록 생성 장치에 클록의 발생 정지를 지시하는 클록 정지 제어 수단과, 클록 생성 장치의 클록 정지 상태시에 외부로부터의 재개 신호에 응답해서 클록 생성 장치에 클록의 발생 제개를 지시하는 클록 재개 제어 수단을 구비하도록 구성된다.
제 3 발명은, 프로그램을 실행하는 중앙 처리 장치와 중앙 처리 장치에 버스 접속되는 복수의 주변 처리 장치로 형성되는 정보 처리 장치에 있어서, 복수 주파수의 클록을 발생하여 그것의 어떤 것의 클록을 주변 처리 장치에 선택적으로 공급하는 제 1 클록 생성 수단, 복수 주파수의 클록을 발생하여 그것의 어떤 것의 클록을 중앙 처리 장치에 선택적으로 공급하는 제 2 클록 생성 수단, 중앙 처리 장치에서 주변 처리 장치로 접속하는 버스의 부하 상태를 감시하는 버스 액세스 감시 수단, 버스의 부하 상태에 따라서 제 1 클록 생성 장치의 클록 주파수를 절환하는 제어 신호를 발생하는 제 1 클록 선택 제어 수단, 및 중앙 처리 장치의 부하 상태에 따라 제 2 클록 생성 장치의 클록 주파수를 절환하는 제어 신호를 발생하는 제 2 클록 선택 제어 수단을 구비하도록 구성된다.
(실시예)
제 1 실시예
아래에 본 발명의 제 1 실시예의 클록 제어형 정보 처리 장치를 도 1 에 의거해서 상세히 설명한다. 도 1 은 본 발명의 제 1 실시예의 클록 제어형 정보 처리 장치를 도시하는 블록도이다. 도 1 에 있어서 도면중 참조 부호 1은 복수 종류의 다른 주파수의 클록을 생성하는 클록 생성 장치, 2는 중앙 처리 장치(CPU), 4는 클록 제어 회로, 5는 중앙 처리 장치(2)와 주변 처리 장치(31 및 32)를 접속하는 버스, 6은 클록 생성 장치(1)에서 선택된 클록이 출력되는 클록 신호선, 31 및 32는 주변 처리 장치, 41은 복수의 발진 주파수의 클록중 어느 것을 선택하는가를 결정하는 클록 선택 제어 회로, 44는 버스(5)의 부하 상태를 감시하는 버스 액세스 감시 회로, 45는 클록 선택 제어 회로(41)로부터의 출력 신호, 48은 버스(5)를 감시하는 감시 신호선이다.
각종 프로그램을 실행하는 정보 처리 장치는 일반적으로 복수의 프로그램을 타임쉐어링으로 실행하고 있다. 그러나, 이들의 프로그램은 종종 데이터 입력 대기 등의 상태에 있고 따라서 정보 처리 장치는 항상 동작 상태에 있다고는 할 수 없다. 예를 들면 중앙 처리 장치(2)가 프로그램을 실행하고 있어도 주변 처리 장치(31 또는 32)는 어떤 처리도 하고 있지 아니하거나 역으로 중앙 처리 장치(2)가 실행하는 프로그램이 없어 동작하고 있지 아니한 때에도 주변 처리 장치(31 또는 32)가 어떤 처리를 하고 있는 것도 있다. 또 중앙 처리 장치(2), 주변 처리 장치(31 또는 32) 모두 전혀 처리를 하고 있지 아니하는 상태도 있다. 즉 프로그램의 실행에 있어서 정보 처리 장치의 상태는 항상 일정한 것은 아니고 정보 처리 장치가 동작 상태에 있을 때와 비동작 상태에 있을 때로 크게 나누어진다. 본 발명의 제 1 실시예의 클록 제어형 정보 처리 장치는 버스(5)의 액세스 상태를 감시하므로서 주변 처리 장치의 비동작 상태를 판단하여 주변 처리 장치의 비동작시의 소비 전력을 억제하는 것을 목적으로 하고 있다.
도 2 는 본 발명의 제 1 실시예에 있어서 버스 액세스의 타이밍 챠트를 도시하는 도면이다. 도 2(a)는 중앙 처리 장치(2)의 클록, 도 2(b)는 중앙 처리 장치(2)에서 출력되는 버스 스타트 신호, 도 2(c)는 중앙 처리 장치(2)에서 출력되는 어드레스 신호, 도 2(d)는 중앙 처리 장치(2)에서 출력되는 제어 신호, 도 2(e)는 중앙 처리 장치(2)에서 출력되는 데이터, 도 2(f)는 중앙 처리 장치(2)에서 출력되는 버스 엔드 신호이다. 도 1 에 있어서 중앙 처리 장치(2)가 주변 처리 장치(31 또는 32)에 대해서 액세스를 하면 버스(5)를 거쳐서 도 2(a∼f)에 도시하는 바와 같은 버스 프로토콜이 발생한다. 버스 액세스 감시 회로(44)는 감시 시호선(48)을 거쳐서 버스 위에 발생하는 이들의 버스 프로토콜 예컨대 버스 스타트 신호를 감시하여 단위 버스 프로토콜 시간(T1)을 복수 포함하는 소정 시간(T)의 동안 버스프로토콜을 감시한 결과를 기초로 클록 주파수의 절환 제어를 한다. 즉 버스 액세스 감시 회로(44)는 감시 신호선(48)에 의해 감시한 주변 처리 장치의 부하 상태를 제어선(49)을 거쳐서 클록 선택 제어 회로(41)로 보고한다. 클록 선택 제어 회로(41)는 클록 생성 장치(1)가 적절한 클록 주파수를 선택하도록 신호선(45)을 거쳐서 클록 생성 장치(1)에 지시한다. 클록 생성 장치(1)는 클록 신호선(61)을 거쳐서 지시된 주파수의 클록을 중앙 처리 장치(2) 및 주변 처리 장치(31 또는 32)에 공급한다.
도 3 은 도 1 에 도시한 클록 선택 제어 회로(41)를 써서 클록 주파수의 선택을 하는 클록 주파수 선택 순서의 흐름도이다. 단 도 3 에 있어서는 정보 처리 장치에 공급되는 클록 주파수의 수 n 은 n=3 의로 설명하고 있으나 클록 주파수의 수 n 을 3 이상으로 하는 경우는 비교 단계를 증가시키므로서 동일하게 대응할 수 있다. 도 1 과 도 3 을 써서 제 1 실시예의 클록 제어형 정보 처리 장치의 동작에 대해서 설명한다. 도 3 의 단계(S401)에 있어서 도 1 의 버스 액세스 감시 회로(44)는 중앙 처리 장치(2)와 주변 처리 장치(31 또는 32)를 접속하는 버스 위를 통과하는 버스 프로토콜의 수(버스 액세스율)를 산출한다. 단계(S402)에 있어서 단계(S401)에서 얻어진 값, 즉 버스 액세스율을 소정의 값(NUM1)과 비교한다. 단계(S402) 에서 버스 액세스율 > NUM1 로 판정된 경우는 클록 생성 장치(1)에서 클록 주파수(1)가 설정된다. 단계(S402)에서 버스 액세스율 ≤ NUM1 로 판정된 경우는, 상태는 단계 ≤ 404 로 이동한다.
단계(S404)에 있어서는 버스 액세스율을 소정의 값(NUM2)과 비교한다. 단계(S404)에서 액세스율 > NUM2 로 판정된 경우는 클록 생성 장치(1)에서 클록 주파수(2)가 설정된다. 단계(S404)에서 버스 액세스율 ≤ NUM2 로 판정된 경우는 클록 생성 장치(1)로 클록 주파수(3)가 설정된다. 여기에서 비교하는 값은 큰 값에서 작은 값으로의 순으로 한다. 즉 NUM1>NUM2 에 설정된다. 여기에서, 3 종류의 클록 주파수는 클록 주파수(1)가 가장 높고 클록 주파수(2)가 다음으로 높고 클록 주파수 3 가 가장 낮은 것으로 한다. 최적인 클록 주파수를 설정한 후 단계(S401)로 되돌아가 재차 소정 기간마다의 최적인 클록 주파수를 선택하여 이 프로세스가 반복된다.
클록 생성 장치(1)는 전압 제어 발진기(VCO)의 주파수를 제어하므로서 생성 주파수를 변화시켜도 좋고 또 복수의 발진기를 구비하고 그들의 1 개를 선택하므로서 발진 주파수를 설정해도 좋다.
제 1 실시예에 의하면 주변 처리 장치(31)의 부하 상태에 의한 클록 주파수의 선택을 하고 중앙 처리 장치(2)에 있어서 실질적인 프로그램 실효 성능의 저하를 초래하는 일이 없고 정보 처리 장치의 소비 전력을 저감할 수가 있다.
제 2 실시예
제 1 실시예에 있어서는 주변 처리 장치(31)의 부하 상태를 버스 액세스에 의해 감시하므로서 버스의 부하가 커졌을 때는 클록 생성 장치(1)에 있어서 클록의 주파수를 증가시켜 버스의 부하가 작아진 때는 클록 생성 장치(1)에 있어서 클록의 주파수를 감소시키도록 구성되어 있었다. 제 2 실시예의 클록 제어형 정보 처리 장치에 있어서는 다시 주변 처리 장치(31 또는 32)가 동작하지 아니하는 경우에는 클록 생성 장치(1)에서의 클록 발생을 정지하는 기능 및 주변 처리 장치(31 또는 32)가 동작을 재개한 때에는 클록 생성 장치(1)에서 정지하고 있던 클록을 재발생하는 기능을 추가한 것이다.
이하 본 발명의 제 2 실시예의 클록 제어형 정보 처리 장치를 도 4 에 의거해서 상세히 설명한다. 도 4 는 본 발명의 제 2 실시예의 클록 제어형 정보 처리 장치를 도시하는 블록도이다. 도 4 에 있어서 1은 복수의 다른 주파수의 클록을 생성하는 클록 생성 장치, 2는 중앙 처리 장치(CPU), 4는 클록 제어 회로, 5는 중앙 처리 장치(2)와 주변 처리 장치(31 과 32)를 접속하는 버스, 6은 클록 생성 장치(1)에서 선택된 클록이 출력되는 클록 신호선, 31 및 32는 주변 처리 장치, 41은 복수의 발진 주파수의 클록중 어느 것을 선택하는가를 결정하는 클록 선택 제어 회로, 42는 클록 생성 장치(1)로 생성되는 클록의 정지를 제어하는 클록 정지 제어회로, 43은 정지된 클록을 재개시키는 클록 재개 제어 회로, 44는 버스(5)의 부하 상태를 감시하는 버스 액세스 감시 회로, 45는 클록 선택 제어 회로(41)로부터의 출력 신호, 48은 버스(5)를 감시하는 감시 신호선, 73은 외부에서 입력되고, 클록의 발생을 재개시키기 위한 외부 신호선이다.
본 발명의 제 2 실시예의 클록 제어형 정보 처리 장치는 버스(5)의 액세스 상태를 감시하므로서 클록 생성 장치의 주파수를 변화시킴과 함께 주변 처리 장치가 동작하고 있지 아니하는 경우에는 클록 생성 장치의 클록을 정지하고 주변 처리 장치가 동작을 개시한 때에는 클록 생성 장치의 클록의 발생을 재개하므로서 주변 처리 장치의 비동작시의 소비 전력을 더욱 억제하는 것을 목적으로 하고 있다.
본 발명의 제 2 실시예에 있어서 버스 액세스의 타이밍 챠트는 제 1 실시예의 경우와 같이 도 2 에 도시된다. 또 버스 액세스 감시 회로(44)가 버스를 감시하여 그 결과에 따라 클록 선택 제어 회로(41)가 클록 생성 장치(1)를 제어하는 동작은 제 1 실시예와 같으므로 설명을 생략한다.
다음에 제 2 실시예의 특징인 클록 정지 제어 및 클록 재개 제어에 대해서 설명한다. 버스 액세스 감시 회로(44)가 소정의 시간내에 버스 액세스를 한 번도 검출하지 아니한 경우 버스 액세스 감시 회로(44)는 버스 액세스를 전혀 검출하지 아니한 것을 제어선(49)을 거쳐서 클록 정지 제어 회로(42)로 보고한다. 클록 정지 제어 회로는 신호선(46)을 거쳐서 클록 정지를 클록 생성 장치(1)에 지시한다. 그 결과 클록 생성 장치(1)는 중앙 처리 장치(2) 및 주변 처리 장치(31 및 32)에 대해서 클록 공급을 정지한다.
한편 외부로부터 신호선(73)을 거쳐서 주변 처리 장치(31 또는 32)가 동작을 재개한 뜻의 보고가 클록 재개 제어 회로(43)에 들어가면 클록 재개 제어 회로(43)는 신호선(47)을 거쳐서 클록 정지 제어 회로(42)에 대해서 클록 정지 해제를 지시한다. 클록 정지 제어 회로(42)는 신호선(46)을 거쳐서 중앙 처리 장치(2) 및 주변 처리 장치(31 또는 32)로의 클록 공급 재개를 클록 생성 회로(1)에 지시한다. 클록 재개 제어 회로(43)는 클록 정지 제어 회로(42)를 거쳐서 클록 생성 장치(1)의 클록의 재개를 제어하는 일없이 클록 생성 장치(1)를 직접 제어해서 클록의 재개를 제어해도 좋다. 클록 생성 장치(1)는 클록 신호선(61)을 거쳐서 클록을 중앙 처리 장치(2) 및 주변 처리 장치(31 및 32)에 공급한다.
클록 생성 장치(1)는 전압 제어 발진기(VCO)의 주파수를 제어하므로서 생성 주파수를 변화시켜도 되고 또 복수의 발진기를 구비하여 그들의 1 개를 선택하므로서 발진 주파수를 설정해도 좋다.
제 2 실시예에 의하면 부하 상태에 의한 클록 주파수의 선택을 행함과 함께 중앙 처리 장치 및 주변 처리 장치의 부하가 없는 경우는 쌍방의 동작을 완전히 정지할 수 있고 정보 처리 장치의 소비 전력을 저감할 수가 있다.
제 3 실시예
제 1 실시예에 있어서는 주변 처리 장치(31 및 32)의 부하 상태를 버스 액세스에 의해 감시하므로서 버스의 부하가 커졌을 때는 클록 생성 장치(1)에 있어서 클록의 주파수를 증가시켜 버스의 부하가 작아졌을 때는 클록 생성 장치(1)에 있어서 클록의 주파수를 감소시키도록 구성이 되어 있었다. 제 3 실시예의 클록 제어형 정보 처리 장치에 있어서는 다시 중앙 처리 장치(2)의 부하 상태를 감시하므로서 중앙 처리 장치(2)의 부하가 커진 경우는 클록 생성 장치에 있어서 클록의 주파수를 증가시켜 중앙 처리 장치(2)의 부하가 작아진 때는 클록 생성 장치에 있어서 클록의 주파수를 감소시키는 기능을 추가한 것이다.
아래에 본 발명의 제 3 실시예의 클록 제어형 정보 처리 장치를 도 5 에 의거해서 상세히 설명한다. 도 5 는 본 발명의 제 3 실시예의 클록 제어형 정보 처리 장치를 도시하는 블록도이다. 도 5 에 있어서 1은 복수의 다른 주파수의 클록을 생성하고 주변 처리 장치(31 및 32)에 클록을 선택적으로 공급하는 제 1 클록 생성 장치, 2는 중앙 처리 장치(CPU), 1A는 복수의 다른 주파수의 클록을 생성하여 중앙 처리 장치(2)에 클록을 선택적으로 공급하는 제 2 클록 생성 장치, 4는 클록 제어 회로, 5는 중앙 처리 장치(2)와 주변 처리 장치(31 및 32)를 접속하는 버스, 61은 제 1 클록 생성 장치(1)에서 선택된 클록이 주변 처리 장치(31 및 32)에 출력되는 제 1 클록 신호선, 62는 제 2 클록 생성 장치(1A)로 선택된 클록이 중앙 처리 장치(2)에 출력되는 제 2 클록 신호선, 31 및 32는 주변 처리 장치, 41은 주변 처리 장치용의 클록 주파수를 선택하기 위한 클록 선택 제어 회로, 44는 버스(5)의 부하 상태를 감시하는 버스 액세스 감시 회로, 45는 제 1 클록 선택 제어 회로(41)로부터의 출력 신호, 45A는 제 2 클록 선택 제어 회로(41A)로부터의 출력 신호, 48은 버스(5)를 감시하는 감시 신호선이다.
본 발명의 제 3 실시예의 클록 제어형 정보 처리 장치는 주변 처리 장치(31 또는 32) 및 중앙 처리 장치(2)의 부하 상태를 감시하므로서 제 1 과 제 2 클록 생성 장치의 주파수를 각각 변화시키므로서 중앙 처리 장치 및 주변 처리 장치의 비동작시의 소비 전력을 더욱 억제하는 것을 목적으로 하고 있다.
본 발명의 제 3 실시예에 있어서 버스 액세스의 타이밍 챠트는 제 1 실시예의 경우와 같이 도 2 로 도시된다. 또 버스 액세스 감시 회로(44)가 버스를 감시하여 그 결과에 의해 클록 선택 제어 회로(41)가 클록 생성 장치(1)를 제어해서 주변 처리 장치(31 또는 32)에 공급되는 클록 주파수를 제어하는 동작은 제 1 실시예와 같으므로 설명을 생략한다.
여기에서 제 3 실시예가 제 1 실시예와 다른 바는 제 1 실시예에 있어서는 클록 생성 장치(1)가 중앙 처리 장치(2) 및 주변 처리 장치(31 또는 32)에 공급되는 클록 주파수는 공통으로 제어되었으나 제 3 실시예에 있어서는 중앙 처리 장치(2)에 공급되는 클록 주파수와 주변 처리 장치(31 또는 32)에 공급되는 클록 주파수는 개별로 제어되는 점에 있다.
다음에 제 3 실시예의 클록 제어형 정보 처리 장치의 특징인 중앙 처리 장치(2)의 부하 상태에 따라서 클록 주파수를 제어하는 방법에 대해서 설명한다. 클록 선택 제어 회로(41A)는 중앙 처리 장치(2)로부터의 부하 상태에 관한 정보를 얻어 클록 생성 장치(1A)에서 생성되는 클록 주파수를 어느 정도로 하면 좋은가를 결정하여 클록 생성 장치(1A)에 그 주파수를 생성하도록 지시한다. 예를 들면 중앙 처리 장치(2)의 부하가 큰 경우에는 중앙 처리 장치(2)의 클록 주파수는 높게 할 필요가 있고 또 중앙 처리 장치(2)의 부하가 작을 때에는 클록 주파수는 낮아도 된다. 따라서 중앙 처리 장치(2)의 부하가 작은 때에 클록 생성 장치(1A)에서 생성되는 주파수를 낮게 하므로서 중앙 처리 장치(2)에서의 소비 전력을 작게 할 수가 있다.
클록 생성 장치(1 및 1A)는 전압 제어 발진기(VCO)의 주파수를 제어하므로서 생성 주파수를 변화시켜도 좋고 또 복수의 발진기를 구비하고 그들의 1 개를 선택하므로서 발진주파수를 설정해도 된다.
제 3 실시예에 의하면 중앙 처리 장치 및 주변 처리 장치의 각 부하 상태에 의해 각각 중앙 처리 장치 및 주변 처리 장치의 각 클록 주파수의 선택을 행하므로 정보 처리 장치의 처리 상태에 의해 소비 전력을 저감할 수가 있다.
제 4 실시예
제 3 실시예에 있어서는 주변 처리 장치(31 및 32)와 중앙 처리 장치(2)의 부하 상태를 감시하므로서 중앙 처리 장치(2) 및 주변 처리 장치(31 또는 32)의 부하가 커진 경우는 각각의 클록 생성 장치에 있어서 클록의 주파수를 증가시켜 주변 처리 장치(31 및 32) 또는 중앙 처리 장치(2)의 부하가 작아졌을 때는 각각의 클록 생성 장치에 있어서 클록의 주파수를 감소시키도록 제어하는 것이었다. 제 4 실시예에 있어서는 다시 중앙 처리 장치(2)가 동작하고 있지 아니하는 경우에는 클록 생성 장치(1A)에서의 클록 발생을 정지시키는 기능 및 중앙 처리 장치(2)가 동작을 재개하였을 때에는 클록 생성 장치(1A)에서 정지하고 있던 클록을 재발생하는 기능을 추가한 것이다.
이하 본 발명의 제 4 실시예의 클록 제어형 정보 처리 장치를 도 6 에 의거해서 상세히 설명한다. 도 6 은 본 발명의 제 4 실시예의 클록 제어형 정보 처리 장치를 도시하는 블록도이다. 도 6 에 있어서 1은 복수의 다른 주파수의 클록을 생성하는 제 1 클록 생성 장치, 1A는 복수의 다른 주파수의 클록을 생성하는 제 2 클록 생성 장치, 2는 중앙 처리 장치(CPU), 4는 클록 제어 회로, 5는 중앙 처리 장치(2)와 주변 처리 장치(31 및 32)를 접속하는 버스, 61은 제 1 클록 생성 장치(1)로 선택된 클록이 출력되는 제 1 클록 신호선, 62는 제 2 클록 생성 장치(1A)에서 선택된 클록이 출력되는 제 2 클록 신호선, 31 및 32는 주변 처리 장치, 41은 주변 처리 장치용의 클록 주파수를 선택하기 위한 제 1 클록 선택 제어 회로, 41A는 중앙 처리 장치용의 클록 주파수를 선택하기 위한 제 2 클록 선택 제어 회로, 42A는 클록 생성 장치(1A)에서 생성되는 클록의 정지를 제어하는 클록 정지 제어 회로, 43A는 정지된 클록을 재개시키는 클록 재개 제어 회로, 44는 버스(5)의 부하 상태를 감시하는 버스 액세스 감시 회로, 45는 제 1 클록 선택 제어 회로(41)로부터의 출력 신호, 45A는 제 2 클록 선택 제어 회로(41A)로부터의 출력 신호, 46A는 클록 정지 제어 회로(42A)로부터의 출력 신호, 48은 버스(5)를 감시하는 감시 신호선, 49는 버스 액세스 감시 회로(44)로부터의 정보 신호선, 73A는 외부에서 입력되어 중앙 처리 장치로 공급되는 클록의 발생을 재개시키기 위한 외부 신호선이다.
본 발명의 제 4 실시예의 클록 제어형 정보 처리 장치는 이중 중앙 처리 장치의 동작 상태를 감시하므로서 클록 생성 장치의 주파수를 변화시킴과 함께 중앙 처리 장치가 동작하지 아니한 경우에는 클록 생성 장치의 클록을 정지하고 중앙 처리 장치가 동작을 개시한 때에는 클록 생성 장치의 클록의 발생을 재개하므로서 중앙 처리 장치의 비동작시의 소비 전력을 더욱 억제하는 것을 목적으로 하고 있다.
본 발명의 제 4 실시예에 있어서 버스액세스의 타이밍 챠트는 제 1 실시예의 경우와 같이 도 2 로 도시된다. 또 버스액세스 감시 회로(44)가 버스를 감시하고 그 결과에 의해 클록 선택 제어 회로(41)가 클록 생성 회로(1)를 제어하는 동작은 제 1 실시예와 같으므로 설명을 생략한다.
다음에 제 4 실시예의 특징인 클록 정지 제어 및 클록 재개 제어에 대해서 설명한다. 중앙 처리 장치가 소정의 시간내에 한 번도 동작하지 아니한 경우 중앙 처리 장치(2)는 그 정보를 신호선(72A)을 거쳐서 클록 정지 제어 회로(42A)로 보고한다. 클록 정지 제어 회로(42A)는 신호선(46A)을 거쳐서 클록 정지를 제 2 클록 생성 장치(1A)에 지시한다. 그 결과 제 2 클록 생성 장치(1A)는 중앙 처리 장치(2)에 대해서 클록 공급을 정지한다.
한편 외부로부터 신호선(73A)을 거쳐서 중앙 처리 장치(2)가 동작을 재개한 뜻의 보고가 클록 재개 제어 회로(43A)에 들어가면 클록 재개 제어 회로(43A)는 신호선(47A)을 거쳐서 클록 정지 제어 회로(42A)에 대해서 클록 정지 해제를 지시한다. 클록 정지 제어 회로(42A)는 신호선(46A)을 거쳐서 중앙 처리 장치(2)로의 클록 공급 재개를 클록 생성 회로(1)에 지시한다. 클록 재개 제어 회로(43A)는 클록 정지 제어 회로(42A)를 거쳐서 클록 생성 장치(1A)의 클록의 재개를 제어하는 일이 없고 클록 생성 장치(1A)를 직접 제어해서 클록의 재개를 제어해도 좋다. 클록 생성 장치(1A)는 클록 신호선(62)을 거쳐서 클록을 중앙 처리 장치(2)에 공급한다.
클록 생성 장치(1 및 1A)는 전압 제어 발진기(VCO)의 주파수를 제어하므로서 생성 주파수를 변화시켜도 좋고 또 복수의 발진기를 구비하여 그들중 1 개를 선택하므로서 발진 주파수를 설정해도 좋다.
제 4 실시예에 의하면 주변 처리 장치의 부하 상태에 의해 주변 처리 장치의 클록 주파수의 선택을 행함과 함께 중앙 처리 장치의 부하가 없는 경우에는 중앙 처리 장치를 완전히 정지하도록 제어하므로 정보 처리 장치의 소비 전력을 저감할 수가 있다.
제 5 실시예
제 3 실시예에 있어서는 주변 처리 장치(31 및 32)와 중앙 처리 장치(2)의 부하 상태를 감시하므로서 중앙 처리 장치(2) 및 주변 처리 장치(31 또는 32)의 부하가 커진 경우는 각각의 클록 생성 장치에 있어서 클록의 주파수를 증가시켜 주변 처리 장치(31 또는 32) 또는 중앙 처리 장치(2)의 부하가 작아진 때는 각각의 클록 생성 장치에 있어서 클록의 주파수를 감소시키도록 제어하는 것이었다. 제 5 실시예에 있어서는 다시 주변 처리 장치(31 및 32)가 동작하지 아니한 경우에는 클록 생성 장치(1)에서의 클록 발생을 정지하는 기능 및 주변 처리 장치(31 또는 32)가 동작을 재개한 때에는 클록 생성 장치(1)에서 정지하고 있던 클록을 재발생하는 기능을 추가한 것이다.
다음에 본 발명의 제 5 실시예의 클록 제어형 정보 처리 장치를 도 7 에 의거해서 상세히 설명한다. 도 7 은 본 발명의 제 5 실시예의 클록 제어형 정보 처리 장치를 도시하는 블록도이다. 도 7 에 있어서 1은 복수의 다른 주파수의 클록을 생성하는 제 1 클록 생성 장치, 1A는 복수의 다른 주파수의 클록을 생성하는 제 2 클록 생성 장치, 2는 중앙 처리 장치(CPU), 4는 클록 제어 회로, 5는 중앙 처리 장치(2)와 주변 처리 장치(31 및 32)를 접속하는 버스, 61은 제 1 클록 생성 장치(1)에서 선택된 클록이 출력되는 제 1 클록 신호선, 62는 제 2 클록 생성 장치(1A)로 선택된 클록이 출력되는 제 2 클록 신호선, 31 및 32는 주변 처리 장치, 41은 주변 처리 장치용의 클록 주파수를 선택하기 위한 제 1 클록 선택 제어 회로, 41은 중앙 처리 장치용의 클록 주파수를 선택하기 위한 제 2 클록 선택 제어 회로, 42는 클록 생성 장치(1)에서 생성되는 클록의 정지를 제어하는 클록 정지 제어 회로, 43은 정지된 클록을 재개시키는 클록 재개 제어 회로, 44는 버스(5)의 부하 상태를 감시하는 버스 액세스 감시 회로, 45는 제 1 클록 선택 제어 회로(41)로부터의 출력 신호, 45A는 제 2 클록 선택 제어 회로(41A)로부터의 출력 신호, 48은 버스(5)를 감시하는 감시 신호선, 49는 버스 액세스 감시 회로(44)로부터의 정보 신호, 73은 외부로부터 입력되고 주변 처리 장치(31 및 32)에 공급되는 클록의 발생을 재개시키기 위한 외부 신호선이다.
본 발명의 제 5 실시예의 클록 제어형 정보 처리 장치는 주변 처리 장치(31 또는 32)와 중앙 처리 장치(2)의 부하 상태를 감시하는 것으로서 제 1 과 제 2 클록 생성 장치의 주파수를 각각 변화시키므로서, 중앙 처리 장치 및 주변 처리 장치의 비동작시의 소비 전력을 더욱 억제하는 것을 목적으로 하고 있다.
본 발명의 제 5 실시예에 있어서 버스 액세스의 타이밍 챠트는 제 1 실시예의 경우와 같이 도 2 에서 도시된다. 또 버스 액세스 감시 회로(44)가 버스를 감시하고 그결과에 따라 클록 선택 제어 회로(41)가 클록 생성 장치(1)를 제어해서 주변 처리 장치(31 및 32)에 공급되는 클록 주파수를 제어하는 동작은 제 3 실시예와 같으므로 설명을 생략한다.
다음에 제 5 실시예의 클록 제어형 정보 처리 장치의 특징인 클록 정지 제어 및 클록 재개 제어에 대해서 설명한다. 버스 액세스 감시 회로(44)가 소정의 시간내에 버스 액세스를 한 번도 검출하지 아니한 경우 버스 액세스 감시 회로(44)는 버스 액세스를 전혀 검출하지 아니한 것을 제어선(49)을 거쳐서 클록 정지 제어 회로(42)로 보고한다. 클록 정지 제어 회로는 신호선(46)을 거쳐서 클록 정지를 클록 생성 장치(1)에 지시한다. 그 결과 클록 생성 장치(1)는 주변 처리 장치(31 또는 32)에 대해서 클록 공급을 정지한다.
한편 외부로부터 신호선(73)을 거쳐서 주변 처리 장치(31 또는 32)가 동작을 재개한 뜻의 보고가 클록 재개 제어 회로(43)에 들어가면 클록 재개 제어 회로(43)는 신호선(47)을 거쳐서 클록 정지 제어 회로(42)에 대해서 클록 정지 해제를 지시한다. 클록 정지 제어 회로(42)는 신호선(46)을 거쳐서 주변 처리 장치(31 또는 32)로의 클록 공급 재개를 클록 생성 회로(1)에 지시한다. 클록 재개 제어 회로(43)는 클록 정지 제어 회로(42)를 거쳐서 클록 생성 장치(1)의 클록의 재개를 제어하는 일없고 클록 생성 장치(1)를 직접 제어해서 클록의 재개를 제어해도 좋다. 클록 생성 장치(1)는 클록 신호선(61)을 거쳐서 클록을 주변 처리 장치(31 및 32)에 공급한다.
클록 생성 장치(1 및 1A)는 전압 제어 발진기(VCO)의 주파수를 제어하므로서 생성 주파수를 변화시켜도 좋고 또 복수의 발진기를 구비하고 그들의 1 개를 선택하므로서 발진 주파수를 설정해도 된다.
제 5 실시예에 의하면 중앙 처리 장치의 부하 상태에 의해서 중앙 처리 장치의 클록 주파수의 선택을 함과 함께 주변 처리 장치의 부하가 없는 경우에는 주변 처리 장치를 완전히 정지하도록 제어하므로 정보 처리 장치의 소비 전력을 저감할 수가 있다.
제 6 실시예
제 6 실시예에 있어서는 주변 처리 장치(31 및 32)와 중앙 처리 장치(2)의 부하 상태를 감시하므로서 중앙 처리 장치(2) 및 주변 처리 장치(31 또는 32)의 부하가 커졌을 때는 각각의 클록 생성 장치에 있어서 클록의 주파수를 증가시키고 주변 처리 장치(31 또는 32) 또 중앙 처리 장치(2)의 부하가 작아졌을 때는 각각의 클록 생성 장치에 있어서 클록의 주파수를 감소시킴과 함께 주변 처리 장치의 부하가 없는 경우에는 주변 처리 장치를 완전히 정지시키고 부하가 발생한 때에는 주변 처리 장치를 재동작시키도록 제어하는 것이었다. 제 6 실시예에 있어서는 다시 중앙 처리 장치(2)가 동작하지 아니한 경우에는 클록 생성 장치(1A)에서의 클록 발생을 정지하는 기능 및 중앙 처리 장치(2)가 동작을 재개한 때에는 클록 생성 장치(1A)에서 정지하고 있던 클록을 재발생하는 기능을 추가한 것이다.
아래에 본 발명의 제 6 실시예의 클록 제어형 정보 처리 장치를 도 8 에 의거해서 상세히 설명한다. 도 8 은 본 발명의 제 6 실시예의 클록 제어형 정보 처리 장치를 도시하는 블록도이다. 도 8 에 있어서 1은 복수의 다른 주파수의 클록을 생성하는 제 1 클록 생성장치, 1A는 복수의 다른 주파수의 클록을 생성 장치, 2는 중앙 처리 장치(CPU), 4는 클록 제어 회로, 5는 중앙 처리 장치(2)와 주변 처리 장치(31 및 32)를 접속하는 버스, 61은 제 1 클록 생성 장치(1)에서 선택된 클록이 출력되는 제 1 클록 신호선, 62는 제 2 클록 생성 장치(1A)에서 선택된 클록이 출력되는 제 2 클록 신호선(31 및 32)은 주변 처리 장치, 41은 주변 처리 장치용의 클록 주파수를 선택하기 위한 제 1 클록 선택 제어 회로, 41A는 중앙 처리 장치용의 클록 주파수를 선택하기 위한 제 2 클록 선택 제어 회로, 42는 클록 생성 장치(1)에서 생성되는 클록의 정지를 제어하는 제 1 클록 정지 제어 회로, 42A는 클록 생성 장치(1A)에서 생성되는 클록의 정지를 제어하는 제 2 클록 정지 제어 회로, 43은 정지된 주변 처리 장치(31 또는 32)로의 클록을 재개시키는 제 1 클록 재개 제어 회로, 43A는 정지된 중앙 처리 장치(2)로의 클록을 재개시키는 제 2 클록 재개 제어 회로, 44는 버스(5)의 부하 상태를 감시하는 버스 액세스 감시 회로, 45는 제 1 클록 선택 제어 회로(41)로부터의 출력 신호, 45A는 제 2 클록 선택 제어 회로(41A)로부터의 출력 신호, 46은 제 1 클록 정지 제어 회로(42)로부터의 출력 신호, 46A는 제 2 클록 정지 제어 회로(42A)로부터의 출력 신호, 48은 버스(5)를 감시하는 감시 신호선, 49는 버스 액세스 감시 회로(44)로부터의 정보 신호, 73은 외부에서 입력되고 주변 처리 장치(31 및 32)로 공급되는 클록의 발생을 재개시키기 위한 외부 신호선, 73A는 외부에서 입력되고 중앙 처리 장치(2)로 공급되는 클록의 발생을 재개시키기 위한 외부 신호선이다.
본 발명의 제 6 실시예의 클록 제어형 정보 처리 장치는 주변 처리 장치 및 중앙 처리 장치의 동작 상태를 감시하므로서 각각의 클록 생성 장치의 주파수를 변화시킴과 함께 주변 처리 장치 및 중앙 처리 장치가 동작하지 아니한 경우에는 각각의 클록 생성 장치의 클록을 정지하여 주변 처리 장치 또는 중앙 처리 장치가 동작을 개시하였을 때에는 각각의 클록 생성 장치의 클록의 발생을 재개하므로서 주변처리 장치 및 중앙처리 장치의 비동작시의 소비전력을 더욱 억제하는 것을 목적으로 하고 있다.
본 발명의 제 6 실시예에 있어서 버스 액세스의 타이밍 챠트는 제 1 실시예의 경우와 같고 도 2 에서 도시된다. 또 버스 액세스 감시 회로(44)가 버스를 감시하여 그결과에 의해 클록 선택 제어 회로(41)가 클록 생성 장치(1)를 제어함과 함께 주변 처리 장치(31 및 32)의 비동작·동작에 따라서 클록 생성 장치의 클록을 정지·재동작시키는 기능은 제 5 실시예와 같으므로 설명을 생략한다.
다음에 제 6 실시예의 특징인 클록 정지 제어 및 클록 재개 제어에 대해서 설명한다. 주변 처리 장치 또는 중앙 처리 장치가 소정의 시간내에 한 번도 동작하지 아니한 경우 주변 처리 장치(31 및 32)는 버스 액세스 감시의 결과를 신호선(49)을 거쳐서 클록 정지 제어 회로(42)로 전달하여 한편 중앙 처리 장치(2)는 그 정보를 각각 신호선(72A)을 거쳐서 클록 정지 제어 회로(42A)로 보고한다. 클록 정지 제어 회로(42) 및 클록 정지 제어 회로(42A)는 각각 신호선(46) 및 신호선(46A)을 거쳐서 클록 정지를 제 1 클록 생성 장치(1) 및 제 2 클록 생성 장치(1A)에 지시한다. 그 결과 제 1 클록 생성 장치(1)는 주변 처리 장치(31 및 32)에 대해서 또 제 2 클록 생성 장치(1A)는 중앙 처리 장치(2)에 대해서 클록 공급을 정지한다.
한편 외부로부터 신호선(73) 또는 신호선(73A)을 거쳐서 주변 처리 장치(31 및 32) 또는 중앙 처리 장치(2)가 동작을 재개한 뜻의 보고가 각각 클록 재개 제어 회로(43) 또는 클록 재개 제어 회로(43A)에 들어가면 클록 재개 제어 회로(43)는 신호선(47)을 거쳐서 클록 정지 제어 회로(42)에 대해서 클록 정지 해제를 지시하고 클록 재개 제어 회로(43A)는 신호선(47A)을 거쳐서 클록 정지 제어 회로(42A)에 대해서 클록 정지 해제를 지시한다. 클록 정지 제어 회로(42)는 신호선(46)을 거쳐서 주변 처리 장치(31)로의 클록 공급 재개를 클록 생성 회로(1)에 지시한다. 클록 정지 제어 회로(42A)는 신호선(46A)을 거쳐서 중앙 처리 장치(2)로의 클록 공급 재개를 클록 생성 회로(1A)에 지시한다. 클록 재개 제어 회로(43 및 43A)는 각각 클록 정지 제어 회로(42) 및 클록 정지 제어 회로(42A)를 거쳐서 클록 생성 장치(1) 및 클록 생성 장치(1A)의 클록의 재개를 제어하는 일없이 각각 클록 생성 장치(1) 및 클록 생성 장치(1A)를 직접 제어해서 클록의 재개를 제어해도 좋다. 클록 생성 장치(1)는 클록 신호선(61)을 거쳐서 클록을 주변 처리 장치(31)에 공급하여 클록 생성 장치(1A)는 클록 신호선(62)을 거쳐서 클록을 중앙 처리 장치(2)에 공급한다.
클록 생성 장치(1 및 1A)는 전압 제어 발진기(VCO)의 주파수를 제어하므로 생성 주파수를 변화시켜도 좋고 또 복수의 발진기를 구비하여 그들의 1 개를 선택하므로서 발진 주파수를 설정해도 좋다.
제 6 실시예에 의하면 중앙 처리 장치 및 주변 처리 장치의 부하 사이에 의해 각각 중앙 처리 장치 및 주변 처리 장치의 클록 주파수의 선택을 함과 함께 중앙 처리 장치 또는 주변 처리 장치의 부하가 없는 경우에는 중앙 처리 장치 또는 주변 처리 장치를 완전하게 정지하도록 제어하므로 정보 처리 장치의 소비 전력을 저감할 수가 있다.
제 1 발명은 프로그램을 실행하는 중앙 처리 장치와 중앙 처리 장치에 버스 접속되는 복수의 주변 처리 장치로 형성되는 정보 처리 장치에 있어서 복수 주파수의 클록을 발생하고 그 어느 것의 클록을 중앙 처리 장치 및 주변 처리 장치에 선택적으로 공급하는 클록 생성 수단과 중앙 처리 장치에서 주변 처리 장치로 접속하는 버스의 부하 상태를 감시하는 버스 액세스 감시 수단과 버스의 부하 상태에 따라서 클록 생성 장치에서 생성되는 클록 주파수를 제어하는 제어 신호를 발생하는 클록 선택 제어 수단을 구비하도록 구성이 되므로 부하 상태에 의해 클록 주파수의 선택을 하고 실질적인 프로그램 실효 성능의 저하를 초래하는 일없이 정보 처리 장치의 소비 전력을 저감할 수가 있다.
제 2 발명은 버스 액세스 감시 수단에 의해 감시되는 버스 액세스가 소정의 시간 이상 부하가 없는 경우 클록 생성 장치에 클록의 발생 정지를 지시하는 클록 정지 제어 수단과 클록 생성 장치의 클록 정지 상태 때에 외부로부터의 재개 신호에 응답해서 클록 생성 장치에 클록의 발생 재개를 지시하는 클록 재개 제어 수단을 구비하도록 구성이 되므로 중앙 처리 장치 및 주변 처리 장치의 쌍방을 완전하게 정지할 수 있고 정보 처리 장치의 소비 전력을 저감할 수가 있다.
제 3 발명은 프로그램을 실행하는 중앙 처리 장치와 중앙 처리 장치에 버스 접속되는 복수의 주변 처리 장치로 형성되는 정보 처리 장치에 있어서 복수 주파수의 클록을 발생하고 그것의 어느 것의 클록을 주변 처리 장치에 선택적으로 공급하는 제 1 클록 생성 수단과 복수 주파수의 클록을 발생하여 그것의 어느 것의 클록을 중앙 처리 장치에 선택적으로 공급하는 제 2 클록 생성 수단과 중앙 처리 장치에서 주변 처리 장치로 접속하는 버스의 부하 상태를 감시하는 버스 액세스 감시 수단과 버스의 부하 상태에 따라서 제 1 클록 생성 장치의 클록 주파수를 절환하는 제어 신호를 발생하는 제 1 클록 선택 제어 수단과 중앙 처리 장치의 부하 상태에 따라서 제 2 클록 생성 장치의 클록 주파수를 절환하는 제어 신호를 발생하는 제 2 클록 선택 제어 수단을 구비하도록 구성이 되므로 중앙 처리 장치 및 주변 처리 장치의 각 부하 상태에 의해 중앙 처리 장치 및 주변 처리 장치에 공급되는 클록 주파수를 개별적으로 제어할 수 있고 정보 처리 장치의 소비 전력을 저감할 수가 있다.

Claims (3)

  1. 프로그램을 실행하는 중앙 처리 장치와, 상기 중앙 처리 장치에 버스 접속되는 복수의 주변처리 장치로 이루어지는 정보 처리 장치에 있어서,
    복수의 주파수의 클록을 발생하고, 그 중의 어느 클록을 중앙 처리 장치 및 주변 처리 장치에 선택적으로 공급하는 클록 생성 수단,
    중앙 처리 장치에서 주변 처리 장치로 접속하는 버스의 부하 상태를 감시하는 버스 액세스 감시 수단, 및
    상기 클록 생성 수단에서 생성되는 클록 주파수를 제어하는 제어신호를 발생하는 클록 선택 제어 수단을 구비하고,
    상기 제어신호는 버스의 부하 상태에 대응하여 클록 주파수를 변화시키는 것을 특징으로 하는 클록 제어형 정보 처리 장치.
  2. 제 1 항에 있어서, 상기 버스 액세스 감시 수단에 의해 감시되는 버스상에서 액세스가 소정의 시간 이상 없는 경우, 상기 클록 생성 수단에 클록의 발생 정지를 지시하는 클록 정지제어수단과,
    클록 정지 상태시에 외부로부터의 재개 신호에 응답해서 클록 생성 수단에 클록의 발생 재개를 지시하는 클록 재개 제어 수단을 구비하는 것을 특징으로 하는 클록 제어형 정보 처리 장치.
  3. 프로그램을 실행하는 중앙 처리 장치와, 상기 중앙 처리 장치에 버스 접속되는 복수의 주변처리 장치로 이루어지는 정보 처리 장치에 있어서,
    복수의 주파수의 클록을 발생하고, 그 중의 어느하나의 클록을 주변 처리 장치에 선택적으로 공급하는 제 1 클록 생성 수단,
    복수의 주파수의 클록을 발생하고, 그 중의 어느 하나의 클록을 중앙 처리 장치에 선택적으로 공급하는 제 2 클록 생성 수단,
    중앙 처리 장치에서 주변 처리 장치로 접속하는 버스의 부하 상태를 감시하는 버스 액세스 감시 수단,
    버스의 부하 상태에 따라 상기 제 1 클록 생성 수단의 클록 주파수를 절환하는 제어 신호를 발생하는 제 1 클록 선택 제어 수단, 및
    중앙 처리 장치의 부하 상태에 따라 제 2 클록 생성 장치의 클록 주파수를 절환하는 제어 신호를 발생하는 제 2 클록 선택 제어 수단을 구비한 것을 특징으로 하는 클록 제어형 정보 처리 장치.
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593668B2 (en) * 1999-12-30 2003-07-15 Intel Corporation Method and apparatus for multifrequency power distribution
US7100061B2 (en) 2000-01-18 2006-08-29 Transmeta Corporation Adaptive power control
JP3880310B2 (ja) * 2000-12-01 2007-02-14 シャープ株式会社 半導体集積回路
SE516758C2 (sv) * 2000-12-22 2002-02-26 Ericsson Telefon Ab L M Digitalt bussystem
US6895520B1 (en) 2001-03-02 2005-05-17 Advanced Micro Devices, Inc. Performance and power optimization via block oriented performance measurement and control
US6845456B1 (en) 2001-05-01 2005-01-18 Advanced Micro Devices, Inc. CPU utilization measurement techniques for use in power management
US7254721B1 (en) * 2001-05-01 2007-08-07 Advanced Micro Devices, Inc. System and method for controlling an intergrated circuit to enter a predetermined performance state by skipping all intermediate states based on the determined utilization of the intergrated circuit
US7346048B1 (en) 2001-07-31 2008-03-18 Lsi Logic Corporation Efficient high density voice processor
KR100800665B1 (ko) * 2001-09-29 2008-02-01 삼성전자주식회사 중앙처리장치와 주변 장치들간의 인터페이스를 위한 장치
US7111179B1 (en) 2001-10-11 2006-09-19 In-Hand Electronics, Inc. Method and apparatus for optimizing performance and battery life of electronic devices based on system and application parameters
US6889332B2 (en) 2001-12-11 2005-05-03 Advanced Micro Devices, Inc. Variable maximum die temperature based on performance state
DE10164338A1 (de) * 2001-12-28 2003-07-17 Thomson Brandt Gmbh Verfahren zur Einstellung eines Betriebsparameters in einem Peripherie-IC und Vorrichtung zur Durchführung des Verfahrens
TW561332B (en) * 2002-02-01 2003-11-11 Via Tech Inc Method for determining power-saving mode
JP3638271B2 (ja) * 2002-07-23 2005-04-13 沖電気工業株式会社 情報処理装置
US7093153B1 (en) * 2002-10-30 2006-08-15 Advanced Micro Devices, Inc. Method and apparatus for lowering bus clock frequency in a complex integrated data processing system
JP4361350B2 (ja) * 2002-11-14 2009-11-11 イーエムエス ギア ゲーエムベーハー 車両用歯車機構
GB2397142B (en) * 2003-01-13 2006-01-04 Advanced Risc Mach Ltd Data processing performance control
EP1584020B1 (en) * 2003-01-13 2011-08-10 ARM Limited Data processing performance control
JP3958239B2 (ja) * 2003-03-31 2007-08-15 松下電器産業株式会社 マイクロコントローラ
TWI227398B (en) * 2003-04-15 2005-02-01 Asustek Comp Inc Automatic adjusting device of computer system performance
JP4033066B2 (ja) * 2003-05-07 2008-01-16 ソニー株式会社 周波数制御装置、情報処理装置、周波数制御方法及びプログラム
US7149913B2 (en) * 2003-08-22 2006-12-12 Hewlett-Packard Development Company, L.P. Bus clock frequency management based on characteristics of an application program
US7146519B2 (en) * 2003-08-22 2006-12-05 Hewlett-Packard Development Company, L.P. Bus clock frequency management based on device bandwidth characteristics
US7206960B2 (en) * 2003-08-22 2007-04-17 Hewlett-Packard Development Company, L.P. Bus clock frequency management based on device load
US7134029B2 (en) * 2003-11-06 2006-11-07 International Business Machines Corporation Computer-component power-consumption monitoring and control
FR2870368B1 (fr) * 2004-01-27 2006-12-15 Atmel Corp Procede et dispositif pour piloter de multiples peripheriques avec des frequences d'horloge differentes dans un circuit integre
US7606960B2 (en) * 2004-03-26 2009-10-20 Intel Corporation Apparatus for adjusting a clock frequency of a variable speed bus
US7281148B2 (en) * 2004-03-26 2007-10-09 Intel Corporation Power managed busses and arbitration
US7711966B2 (en) * 2004-08-31 2010-05-04 Qualcomm Incorporated Dynamic clock frequency adjustment based on processor load
US7337335B2 (en) * 2004-12-21 2008-02-26 Packet Digital Method and apparatus for on-demand power management
US7228446B2 (en) * 2004-12-21 2007-06-05 Packet Digital Method and apparatus for on-demand power management
US20060218424A1 (en) * 2005-03-23 2006-09-28 Miron Abramovici Integrated circuit with autonomous power management
JP4684031B2 (ja) * 2005-07-11 2011-05-18 富士通株式会社 バス・システム、バス管理装置、ノード装置、およびバス管理装置用のプログラム
US7421609B2 (en) * 2005-07-14 2008-09-02 Kabushiki Kaisha Toshiba Method, system and apparatus for producing a clock with desired frequency characteristics
EP1785811B1 (en) * 2005-11-14 2018-12-05 Texas Instruments Incorporated Memory information transfer power management
JP2007193393A (ja) * 2006-01-17 2007-08-02 Renesas Technology Corp データ処理装置
JP4328334B2 (ja) 2006-03-13 2009-09-09 パナソニック株式会社 半導体集積回路装置
JP2008097186A (ja) * 2006-10-10 2008-04-24 Matsushita Electric Ind Co Ltd クロック供給装置、クロック供給方法、ストリーム処理装置
JP2008146189A (ja) * 2006-12-07 2008-06-26 Renesas Technology Corp 電源システム
WO2009057008A1 (en) * 2007-10-30 2009-05-07 Nxp B.V. Method and system for clock control for power-state transistions
US20090132837A1 (en) * 2007-11-15 2009-05-21 Mcm Portfolio Llc System and Method for Dynamically Selecting Clock Frequency
US9069990B2 (en) 2007-11-28 2015-06-30 Nvidia Corporation Secure information storage system and method
JP4649490B2 (ja) * 2008-03-28 2011-03-09 技嘉科技股▲ふん▼有限公司 メインボード用電力管理方法及びシステム
US8312299B2 (en) 2008-03-28 2012-11-13 Packet Digital Method and apparatus for dynamic power management control using serial bus management protocols
US9613215B2 (en) * 2008-04-10 2017-04-04 Nvidia Corporation Method and system for implementing a secure chain of trust
JP2010097277A (ja) * 2008-10-14 2010-04-30 Toshiba Corp 情報処理装置
JP5636653B2 (ja) * 2009-08-25 2014-12-10 株式会社リコー 半導体集積回路及び省電力制御方法
US9128705B2 (en) * 2009-12-16 2015-09-08 Qualcomm Incorporated System and method for controlling central processing unit power with reduced frequency oscillations
US20110145559A1 (en) * 2009-12-16 2011-06-16 Thomson Steven S System and method for controlling central processing unit power with guaranteed steady state deadlines
US8775830B2 (en) 2009-12-16 2014-07-08 Qualcomm Incorporated System and method for dynamically controlling a plurality of cores in a multicore central processing unit based on temperature
US9176572B2 (en) 2009-12-16 2015-11-03 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US9563250B2 (en) * 2009-12-16 2017-02-07 Qualcomm Incorporated System and method for controlling central processing unit power based on inferred workload parallelism
US8909962B2 (en) * 2009-12-16 2014-12-09 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US8689037B2 (en) * 2009-12-16 2014-04-01 Qualcomm Incorporated System and method for asynchronously and independently controlling core clocks in a multicore central processing unit
US9104411B2 (en) 2009-12-16 2015-08-11 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
CN102004543B (zh) * 2010-11-29 2013-08-07 华为技术有限公司 一种实现cpu节能的方法及装置
JP2012243176A (ja) * 2011-05-23 2012-12-10 Renesas Electronics Corp 半導体装置及び制御方法
JP5946251B2 (ja) 2011-07-06 2016-07-06 ルネサスエレクトロニクス株式会社 半導体装置およびシステム
JP5806529B2 (ja) 2011-07-06 2015-11-10 ルネサスエレクトロニクス株式会社 半導体装置、それを用いた無線通信端末、及びクロック周波数制御方法
CN102566739B (zh) * 2012-01-06 2014-11-26 威盛电子股份有限公司 多核处理器系统及其动态电源管理方法与控制装置
TWI497304B (zh) 2012-03-13 2015-08-21 Novatek Microelectronics Corp 序列介面傳送方法及其裝置
WO2014006722A1 (ja) * 2012-07-05 2014-01-09 富士通株式会社 半導体集積回路およびその制御方法
JP6003449B2 (ja) * 2012-09-20 2016-10-05 株式会社ソシオネクスト 半導体装置及びメモリの制御方法
CN103197754B (zh) * 2013-04-01 2016-05-25 华为技术有限公司 一种降低芯片功耗的方法和装置
US20150006774A1 (en) * 2013-06-26 2015-01-01 Qualcomm Incorporated System and method for controlling a bus in response to an indication of bus capacity in a portable computing device
KR102467172B1 (ko) 2016-01-25 2022-11-14 삼성전자주식회사 반도체 장치
DE102017110823A1 (de) 2016-01-25 2018-07-26 Samsung Electronics Co., Ltd. Halbleitervorrichtung, Halbleitersystem und Verfahren zum Betreiben der Halbleitervorrichtung
US10303203B2 (en) * 2016-01-25 2019-05-28 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system and method for operating semiconductor device
US9698781B1 (en) * 2016-05-26 2017-07-04 Intel Corporation Dynamic clock gating frequency scaling
US11789071B2 (en) * 2021-01-12 2023-10-17 Texas Instruments Incorporated High speed integrated circuit testing

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5266346A (en) * 1975-11-29 1977-06-01 Tokyo Electric Co Ltd Synch. clock control of microcomputer system
JP2570845B2 (ja) * 1988-05-27 1997-01-16 セイコーエプソン株式会社 情報処理装置
US5142247A (en) * 1991-08-06 1992-08-25 Compaq Computer Corporation Multiple frequency phase-locked loop clock generator with stable transitions between frequencies
JPH0683756A (ja) * 1992-08-31 1994-03-25 Toshiba Corp データ処理装置
KR0138973B1 (ko) * 1992-11-23 1998-06-15 죤 에이취.무어 클럭 주파수를 제어하여 전자 회로의 전력 소모를 최소화시키는 방법 및 장치
US5586332A (en) * 1993-03-24 1996-12-17 Intel Corporation Power management for low power processors through the use of auto clock-throttling
US5511203A (en) * 1994-02-02 1996-04-23 Advanced Micro Devices Power management system distinguishing between primary and secondary system activity
US5493684A (en) * 1994-04-06 1996-02-20 Advanced Micro Devices Power management architecture including a power management messaging bus for conveying an encoded activity signal for optimal flexibility
JP3467631B2 (ja) * 1994-06-07 2003-11-17 株式会社ルネサステクノロジ ロジックｌｓｉ
US5692202A (en) * 1995-12-29 1997-11-25 Intel Corporation System, apparatus, and method for managing power in a computer system

Also Published As

Publication number Publication date
GB9816857D0 (en) 1998-09-30
TW469365B (en) 2001-12-21
GB2332763B (en) 1999-11-17
KR19990062494A (ko) 1999-07-26
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US6073244A (en) 2000-06-06
GB2332763A (en) 1999-06-30

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