JP2011004038A - 半導体ｌｓｉおよび半導体装置 - Google Patents

Abstract

【課題】データレート可変な半導体装置及び信号伝送系においても、配線長共振起因のノイズやジッタを小さくする技術を提供する。
【解決手段】プリント回路基板３上に搭載されたメモリ１とメモリコントローラ２との間で信号配線４−１〜３を通じて信号伝送を行う信号伝送システムにおいて、メモリ１とメモリコントローラ２に、特定のデータレートで配線長共振によるノイズやジッタ増加が起こる場合において、このデータレートの情報を保持するレジスタ６−１、６−２を有する。すなわち、配線長共振が起こるデータレートを保存するレジスタ６−１、６−２とクロック周波数と配線長の関係を変更するような制御系を信号伝送システムに持たせ、共振回避できるようにデータレートまたは伝播遅延時間をコントロールする。
【選択図】図１

Description

本発明は、半導体装置に関し、特にメモリやメモリコントローラなどの半導体ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅｄ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、これらの半導体ＬＳＩをプリント回路基板上に実装した信号伝送システム、さらにこの信号伝送システムを筐体内に収納した半導体装置に適用して有効な技術に関する。

半導体装置では、半導体ＬＳＩの世代の進化に伴い、データレートの高速化と低電圧化が進んでいる。この結果、信号ノイズ、電源ノイズや、それに起因したジッタ（信号のタイミング変動）の問題が顕在化している。中でも、伝送信号の波長とプリント回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）上の配線の長さがほぼ同じオーダーになったことにより、反射ノイズが配線間を往復することで起こる配線長共振により、ノイズやジッタが急増する問題が起こっており、これの回避策が必要である。

このような課題に対して，例えば特許文献１では、送信側と受信側のインピーダンス不整合箇所間の距離を、伝送時間が信号切り替え周期の半分の時間の整数倍となるように定めることで、この共振によるジッタ急増の問題を回避しようとしている。

特開２００１−１１１４０８号公報

ところで、上記特許文献１の技術では、例えば一般的なパーソナルコンピュータで行われるＢＩＯＳ設定でのクロックの変更により、配線長と伝送信号の波長の関係が変わる場合が生じる。また、近年の半導体システムでは、低消費電力化のために同一システムにおいて信号のデータレートを変更しながら使用する場合が想定される。これをメモリバスを例に取って考えると、通常８００Ｍｂｐｓで動作させているシステムにおいて、そのシステムで処理すべき情報量が減った際に、あるいは低電力モードでの使用が要求された際に、データレートを６６７Ｍｂｐｓ、５３３Ｍｂｐｓと低下させて使うことが想定される。

すなわち、従来の半導体装置であれば特定の配線長を避ける（図２）ことが出来れば回避できていた共振現象が、データレート可変なシステムでは回避しきれないことが予想される。

そこで、本発明の目的は、このようなデータレート可変な半導体装置及び信号伝送系においても、配線長共振起因のノイズやジッタを小さくする技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的なものの概要は、信号伝送系を構成する半導体ＬＳＩ、さらには基板上に搭載された複数の半導体ＬＳＩの間で信号配線を通じて信号伝送を行う信号伝送系を構成する半導体装置において、半導体ＬＳＩに、特定のデータレートで配線長共振によるノイズやジッタ増加が起こる場合において、このデータレートの情報を保持するレジスタを有する。さらには、半導体ＬＳＩを搭載した基板に実装されたディップスイッチやＢＩＯＳを介して配線長共振の起きるデータレートを参照し、この参照したデータレートの情報をレジスタに保持することを特徴とする。

具体的には、ある半導体装置において、メモリなどの信号伝送系を構成する半導体ＬＳＩが有するレジスタに予め共振の起こるデータレートを設定しておき、このデータレートと重ならないようにするために、システムのクロック周波数と配線長の関係を変更するようにプロセッサがクロックジェネレータの出力クロック信号を制御する。すなわち、メモリにおいて、レジスタに共振回避のためのデータレート保存を新規に追加したことを特徴とするメモリ、及びそれを読み込みクロックジェネレータに対してシステムクロック生成時の周波数選定を微調整できる機能を持たせることで、配線長共振回避の実現を提供することができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）配線長起因のノイズ・ジッタを低減することができる。

（２）（１）による信号品質向上により、誤動作を回避することができる。

本発明の実施の形態１における信号伝送システムの構成を示す図である。 本発明の前提技術における信号伝送システムの構成を示す図である。 本発明の実施の形態２における信号伝送システムの構成を示す図である。 本発明の実施の形態３における信号伝送システムの構成を示す図である。 本発明の実施の形態３における信号伝送システムにおいて、クロストークノイズの配線長共振データレートの特定手順の処理フローを示す図である。 本発明の実施の形態３における信号伝送システムにおいて、クロストークノイズ起因の配線長共振の発生原理を示す図である。 本発明の実施の形態４における信号伝送システムの構成を示す図である。 本発明の実施の形態５における信号伝送システムの構成を示す図である。 本発明の実施の形態６における信号伝送システムの構成を示す図である。 本発明の実施の形態７における信号伝送システムの構成を示す図である。 本発明の実施の形態８における信号伝送システムの構成を示す図である。 本発明の実施の形態９における信号伝送システムの構成を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

まず、本発明の特徴を分かりやすくするために、前述の課題でもすでに述べてはいるが、再度本発明の前提技術と比較して説明する。ここでは、メモリとメモリコントローラ間の１対１のＤＱ（データ）信号のデータ伝送の例を中心に説明するが、本技術の展開先はメモリ−メモリコントローラ間の信号伝送に限定する必要はなく、様々な類似の伝送系に使えるものである。

また、本発明の実施の形態においては、メモリやメモリコントローラなどを半導体ＬＳＩと呼び、これらの半導体ＬＳＩをプリント回路基板上に実装した状態のものを信号伝送システムと呼ぶ。さらに、この信号伝送システムを筐体内に収納した状態のものを半導体装置と呼ぶ。以下においては、半導体装置に収納されている信号伝送システムの部分を主に説明する。

（本発明の前提技術）
図２は、本発明の前提技術における信号伝送システムの構成を示す図である。図２において、１がメモリ（例えばＤＲＡＭやＳＲＡＭ等）、２がメモリコントローラ、３がプリント回路基板（ＰＣＢ）、４−１〜３がメモリ１とメモリコントローラ２の間を接続するＰＣＢ３上の信号配線である。メモリ１の内部において、５が内部回路（例えばＤＲＡＭの場合はＤＬＬ、ＳＲＡＭの場合はＰＬＬ）、１０−１〜３がドライバ回路である。メモリコントローラ２の内部において、１１−１〜３がレシーバ回路、２４が内部回路である。

この図では、メモリ１からメモリコントローラ２に対してデータを伝送する系を表している。このような系では、例えばドライバ回路１０−１〜３の寄生容量や、レシーバ回路１１−１〜３の寄生容量により、信号配線４−１〜３の両端で容量性反射が起こる。このため、反射ノイズがドライバ回路１０−１〜３とレシーバ回路１１−１〜３間を信号配線４−１〜３を往来することになり、ある特定のデータレートでは前のデータにより発生した反射ノイズと現在のデータにより発生した反射ノイズの極性とタイミングが一致し、極めて大きいノイズやジッタを発生させる、共振的な問題が起こりうる。そこで、前記特許文献１に代表される従来技術では、送信側と受信側のインピーダンス不整合箇所間の距離（Ｌ）を、共振が起こる配線長とならないような配線長で設計することで、この共振によるジッタ急増の問題を回避しようとした。

しかしながら、実際のシステムでは、距離Ｌも概略の値が決まっており、信号線間のクロストークも加わるため、従来技術では対策が不充分であった。また、データレートが可変のシステムでは、データレートを変更した瞬間に従来技術の対応条件からずれてしまい、対応できなかった。

そこで、本発明の実施の形態においては、以下に説明するようにクロストークも加味し、以下に説明する技術を採用することで、配線長共振起因のノイズやジッタを小さくすることができる。また、データレート可変な信号伝送システムにも適用できる。

（実施の形態１）
図１は、本発明の実施の形態１における信号伝送システムの構成を示す図である。

まず、図１により、本実施の形態１における信号伝送システムの構成の一例を説明する。本実施の形態１における信号伝送システムの構成は、先に図２で示した従来の構成とほとんど同じであるが、違いは、メモリ１またはメモリコントローラ２の内部にレジスタ６−１、６−２を有する点である。

すなわち、本実施の形態における信号伝送システムは、内部回路５とドライバ回路１０−１〜３を含むメモリ１と、レシーバ回路１１−１〜３と内部回路２４を含むメモリコントローラ２と、メモリ１およびメモリコントローラ２を搭載してメモリ１とメモリコントローラ２との間を信号配線で接続するプリント回路基板３とを有し、プリント回路基板３上に搭載されたメモリ１とメモリコントローラ２との間でプリント回路基板３上の信号配線４−１〜３を通じて信号伝送を行う信号伝送系を構成し、メモリ１およびメモリコントローラ２の内部にレジスタ６−１、６−２を有するものである。

また、プリント回路基板３上には、メモリ１とメモリコントローラ２の他に、クロックジェネレータ７とＣＰＵ８が実装されている。クロックジェネレータ７は、クロック配線１２−１を通じてメモリ１内の内部回路５に接続され、クロック配線１２−２を通じてメモリコントローラ２内の内部回路２４に接続されている。ＣＰＵ８は、レジスタ値読み取り用信号配線１３−１を通じてメモリ１内のレジスタ６−１に接続され、レジスタ値読み取り用信号配線１３−２を通じてメモリコントローラ２内のレジスタ６−２に接続されている。また、ＣＰＵ８は、クロックジェネレータ制御用信号配線１４を通じてクロックジェネレータ７に接続されている。

このような構成において、レジスタ６−１、６−２には、特定のデータレートで配線長共振によるノイズやジッタ増加が起こる場合において、このデータレートに関する情報が記憶されており、それをＣＰＵ８等が読み出し、動的なデータレート変更を行う際に、配線長共振を起こすデータレートｆ（ｎ）（明細書中では、以降、このデータレートを非推奨データレートと呼ぶことにする）を用いないようにクロックジェネレータ７に対して制御する機能を有している。

なお、特定のデータレートで配線長共振が起こるとき、その共振回避には共振周期に対して５％以上変更する必要がある。すなわち、周期１ｎｓ（すなわちｆ（ｎ）＝１Ｇｂｐｓ）で共振が起こる場合は、その５％である５０ｐｓ以上の周期変更が必要であり、周期を０．９５ｎｓ以下、または１．０５ｎｓ以上にすれば良いことになる。

この周波数変更の具体的な実現手段には、非推奨データレートを使用しない方法と、クロックジェネレータのベースクロックや逓倍率を変更する方法がある。ベースクロックの周波数変更は、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を使うことで実現可能である。ただし、ＶＣＯにどのような発振回路を利用するかによって効果が変わる。例えば、最も周波数安定度の高い水晶を使う場合、ＶＣＸＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｘｔａｌ Ｏｓｃｉｌｌａｔｏｒ）を使えば周波数を変更することは可能であるが、可変率は０．４％程度である。前述の通り、共振回避には５％以上の可変率が要求されるため、この方法の場合は他の実施の形態（実施の形態４以降）に示す遅延時間の調整技術との組み合わせが必要である。誘電体方式やＬＣ方式のＶＣＯの場合は、単体で所望の周波数変更が実現できる。

以下の実施の形態２〜３では、実施の形態１で示した配線長共振を起こすデータレート（非推奨データレート）の同定の方法について述べる。

（実施の形態２）
図３は、本発明の実施の形態２における信号伝送システムの構成を示す図である。

本実施の形態２における信号伝送システムは、実施の形態１で述べた非推奨データレートの設定法のうち、外部からの入力により設定する方式のシステムを示している。

本実施の形態２における信号伝送システムの構成は図１とほぼ同じであるが、違いは、ＢＩＯＳ設定用のＲＯＭ１８と、このＲＯＭ１８への情報を設定する入力インタフェース１９を有する点である。ディップスイッチなどの入力インタフェース１９を介してＲＯＭ１８に非推奨データレートに関する情報を保存できるようにしているのが特徴である。

このＲＯＭ１８に保存した非推奨データレートに関するデータをＣＰＵ８が読み取り、メモリ１のレジスタ６−１やメモリコントローラ２のレジスタ６−２に非推奨データレートの値として書き込む。この書き込まれた情報を元に、非推奨データレートを避けるようにシステム側で制御する方式である。

なお、ここで設定する非推奨データレートの情報は、データレートそのものといった直接的な情報でも良いし、配線長や配線伝播遅延時間といった情報でも良い。後者の情報の場合、ＣＰＵ８に配線長や配線伝播遅延時間の情報を元に非推奨データレートを計算できる式を持たせておくことで、様々な共振モードへの対応が１つの情報から可能となる。この計算式の例は、実施の形態３で述べる。

（実施の形態３）
図４は、本発明の実施の形態３における信号伝送システムの構成を示す図である。

本実施の形態３における信号伝送システムは、実施の形態１で述べた非推奨データレートの設定法のうち、クロストークノイズ起因の配線長共振について、その共振現象を回避するための非推奨データレートを特定する手段を提供する技術である。

本実施の形態を説明する前に、クロストークノイズ起因の配線長共振の発生原理について図６を用いて説明する。

図６は、格子線図法により信号配線を伝播する信号とクロストークノイズの時間と場所の関係を表したものである。今、信号配線４−１に時刻ｔ＝０で立ち上がり波形がドライバ回路１０−１からレシーバ回路１１−１に伝わったときの、隣接の信号配線４−２におけるクロストークノイズを考えることにする。ここで、信号配線４−２は信号がＬｏｗレベルに固定されているものと仮定し、また配線長Ｌを経由する信号の伝播遅延時間はｔｄとする。また、この伝送系では、ドライバ回路及びレシーバ回路は配線の特性インピーダンスと同じ値の抵抗で整合終端されているものとする。ただし、ドライバ回路、レシーバ共に寄生容量が存在するため、配線両端の反射係数は０より小さくなる。

今、信号配線４−１と信号配線４−２の間の前方クロストーク係数が０未満のある定数と考えると、時刻ｔ＝０でドライバ回路１０−１から送信された立ち上がり波形６０１の立ち上がりに同期して、信号配線４−２に負のパルス型の前方クロストークノイズ６１１が発生する。このノイズは信号線路４−１、４−２の結合配線長に比例して大きくなり、レシーバ回路１１−１に立ち上がり波形が到達すると同時に負の振幅を持つノイズとしてレシーバ回路１１−２に到達する（ｔ＝ｔｄ）。このノイズは、レシーバ回路１１−２での容量性反射により６１２のような波形として再度ドライバ回路１０−２方向に伝播する。ノイズ波形６１２は時刻ｔ＝２ｔｄでドライバ回路１０−２に到達するが、ここでもドライバ回路１０−２での容量性反射により６１３のような波形として、レシーバ回路側に伝播する。このようにして、時刻ｔ＝３ｔｄにおいて、６１４のようなノイズがレシーバ回路１１−２に到達する。このノイズ波形は正側に凸の成分を有する。

ここで、時刻ｔ＝２ｔｄでＨｉｇｈからＬｏｗに切り替わる信号６０２（この立ち下がりに同期して、正のパルス型のノイズ６２１が発生）をドライバ回路１０−１が出力したと考える。この場合、時刻ｔ＝３ｔｄでレシーバ回路１１−１に遷移信号６０２が到達するが、同時に正の極性の前方クロストークノイズ６２２がレシーバ回路１１−２に到達する。これにより、ノイズ６１４とノイズ６２２の正のノイズが重なり、通常時より極めて大きいノイズが発生してしまう。これは、配線伝播遅延時間（配線長）と信号切り替わり周期（データレート）との関係で決まる、いわゆる配線長共振ノイズの一種である。

このようなノイズの極大化が発生しないようにするには、クロストークノイズの配線長共振が起こるデータレートを特定すれば良い。その特定手段を図４と図５を用いて説明する。

図４は、クロストークノイズの配線長共振データレートの特定のための信号伝送システムを図示し、図５はこの信号伝送システムを用いた特定手順の処理フローを示す。

図４の信号伝送システムの特徴は、メモリコントローラ２のレシーバ回路１１−１〜３の参照電圧を電圧制御可能な電源のＶｒｅｆ電圧ジェネレータ９から供給している点である。このＶｒｅｆ電圧ジェネレータ９は、Ｖｒｅｆ電圧ジェネレータ制御用信号配線１７−１を通じてＣＰＵ８に接続され、またＶｒｅｆ給電配線１７−２を通じてレシーバ回路１１−１〜３に接続されている。

この例では、ＣＰＵ８の命令によりＶｒｅｆ電圧の出力レベルを制御できるようにしているが、他の方法でも良い。次に図４の信号伝送システムを使い、非推奨データレートを決めるフローについて図５を用いて説明する。なお、このフローは信号伝送システムの電源投入時のトレーニングフローに含むことを想定しているが、システム起動中に動的に伝送系が切り替わるような系（例えばドータボードが活線挿抜されるような系）では、そのたびに実施するものとする。

まず、本信号伝送システムで使えるデータレートのうち、周波数の低いものから順に１から番号を割り振り、それぞれの番号ｎにおけるデータレートをｆ（ｎ）と表記することにする。また、対象の信号にも同様に番号を割り振り、それぞれの番号ｍにおける信号をＳ（ｍ）とする。例えばデータ信号の場合、ＤＱ０から順に１から番号を割り振る。

次に、ステップ５０１にあるように、可変データレートの範囲からデータレートの種類数をＮｄ、対象信号の数をｍ＿ｍａｘと定義し、ｎ，ｍにそれぞれ１を代入する。次に、ステップ５０２、５０３にあるようにデータレートをｆ（ｎ）に設定し、次に対象信号をＳ（ｍ）に設定する。

次に、ステップ５０４にあるようにＶｒｅｆ電圧ジェネレータ９の出力電圧、すなわちＶｒｅｆ供給電圧をメモリコントローラ２の仕様等に基づき、最小許容値Ｖｒｅｆ＿ＭＩＮまで低下させる。ここでの最小許容値とは、Ｖｒｅｆの仕様で決められる最小スペック値からさらにシステムのＤＣ／ＡＣノイズマージン分を引いた電圧値である。この状態で、対象信号であるＳ（ｍ）はＬｏｗ出力固定、他の信号はＬｏｗ／Ｈｉｇｈを交互に繰り返すデータパターンを出力させて、ＲＥＡＤモードでメモリコントローラ２で論理値を確認する（ステップ５０５）。

次に、ステップ５０６にあるように、メモリコントローラ２において、Ｓ（ｍ）の信号の読み取り値は全てＬｏｗであるか否かを判断し、Ｓ（ｍ）の信号の論理値がＬｏｗであれば、正しく読み取れているので、次の信号について同様の確認をするためにｍに１を加えて（ステップ５０８）、ｍがｍ＿ｍａｘを超えない限り（ステップ５０９）、ステップ５０３〜５０６の処理を繰り返す。ステップ５０９において、ｍがｍ＿ｍａｘを超えた場合、次はＨｉｇｈ論理について同様の処理を行う（ステップ５１０〜５１６）。

一方、途中のデータにおいてＳ（ｍ）の論理値がＬｏｗで無い場合（ステップ５０６）、クロストーク共振によりＶｒｅｆ＿ＭＩＮを横切るようなノイズがＳ（ｍ）に重畳したと判定する。この時のデータレートｆ（ｎ）を非推奨データレートとしてレジスタ６−１、６−２に保存し（ステップ５０７）、この場合はｎに１を加えて（ステップ５１７）、同様の処理を繰り返す。以上の処理をｎがＮｄを超えるまで実施して（ステップ５１８）、クロストーク共振が起こるデータレートを非推奨データレートとしてリストアップし、レジスタ６−１、６−２に保存していく。

このようにして、クロストーク起因の共振を避けるための非推奨データレートを特定する手段を与える。

ただし、このようなトレーニング手段を設けなくとも、与えられた配線長などのデータから式を用いて非推奨データレートを推定することもできる。

例えば、図６で示した前方クロストークによる共振現象によるジッタ（時間方向ノイズ）急増が生じる配線長とデータレートの関係は以下の式となる。

Ｌ＝ｖｓ・Ｔｄａｔ・Ｎ／２ ・・・（数１）
ここで、Ｌは信号配線長［ｍ］、ｖｓはプリント回路基板内の電磁波の速度［ｍ／ｓ］、Ｔｄａｔはデータ周期［ｓ］いわゆる１ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）、Ｎは１以上の整数である。この式を満たすデータレートを避けることができれば良い（すなわち、遠端クロストークノイズとａｇｇｒｅｓｓｏｒ信号の遠端での容量性反射の遠端クロストークの反射ノイズとの重畳防止）。このため、このような式をＣＰＵ８等に記憶させ、プリント回路基板３の諸条件から非推奨データレートを計算しても良い。

なお、このような共振現象に関連する計算式として、以下の２つの式も有用である。

一つ目は、後方クロストークノイズによる共振を表した式で、以下の式を満たす配線長を避ける必要がある（すなわち、近端クロストークノイズとａｇｇｒｅｓｓｏｒ信号の遠端での容量性反射の遠端クロストークとの重畳防止）。

Ｌ＝ｖｓ・Ｔｄａｔ・Ｎ／２ ・・・（数２）
この（数２）において、Ｎ＝１の場合を詳細に示すと次式となる。

Ｌ＝ｖｓ・（Ｔｄａｔ／２＋３Ｔｒ／４） ・・・（数３）
ここで、Ｔｒは信号伝送システムにおける信号の立ち上がり時間である。

二つ目は、メモリ１のドライバ回路１０−１〜３やメモリコントローラ２のレシーバ回路１１−１〜３の入力容量による容量性反射ノイズによる共振を表した式で、以下の式を満たす配線長を避ける必要がある（すなわち、信号の容量性反射による配線長共振の防止）。

Ｌ＝ｖｓ・Ｔｄａｔ・Ｎ／２ ・・・（数４）
この（数４）において、Ｎ＝１の場合を詳細に示すと次式となる。

Ｌ＝ｖｓ・（Ｔｄａｔ／２−Ｔｒ／４） ・・・（数５）
ここに示した（数１）〜（数５）の条件となるような配線長とデータレートの関係を何らかの手段で回避することができれば良い。プリント回路基板の設計時に上記条件となる配線長を回避することも一つの手段である。

次に、データレートや配線長Ｌを変更できないシステムにおける解決技術を、以下の実施の形態に示す。

（実施の形態４）
図７は、本発明の実施の形態４における信号伝送システムの構成を示す図である。

まず、図７により、本実施の形態４における信号伝送システムの構成の一例を説明する。本実施の形態４における信号伝送システムの構成は、先に図１で示した構成とほとんど同じであるが、違いは、ドライバ回路１０−１〜３の出力インピーダンス１５−１〜３とレシーバ回路１１−１〜３の入力インピーダンス１６−１〜３を、メモリ１またはメモリコントローラ２のレジスタ６−１、６−２に記憶されている非推奨データレートに関する情報を元に変更する機能を有する点である。

出力インピーダンス１５−１〜３、入力インピーダンス１６−１〜３の変更により、容量性反射の遅延時間やクロストーク波形のピーク電圧の位相を変更できるため（ＲＣ遅延時間が変わることによる）、共振の回避が可能となる。なお、メモリ１がＤＲＡＭの場合は、ＤＤＲ２以降の世代では、ＯＣＤ（Ｏｆｆ Ｃｈｉｐ Ｄｒｉｖｅｒ）とＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）機能を使うことで、出力インピーダンス１５−１〜３、入力インピーダンス１６−１〜３の調整ができる。

（実施の形態５）
図８は、本発明の実施の形態５における信号伝送システムの構成を示す図である。

まず、図８により、本実施の形態５における信号伝送システムの構成の一例を説明する。本実施の形態５における信号伝送システムの構成は、先に図１で示した構成とほとんど同じであるが、違いは、信号配線４−１〜３の途中に可変遅延伝送部品２０−１〜３を有する点である。

非推奨データレートでは、この可変遅延伝送部品２０−１〜３を使って伝播遅延時間を変更することで、共振の回避が可能となる。この可変遅延伝送部品２０−１〜３の構成例は実施の形態６及び７にてさらに説明する。

（実施の形態６）
図９は、本発明の実施の形態６における信号伝送システムにおいて、可変遅延伝送部品を示す図である。

本実施の形態６は、実施の形態５で示した可変遅延伝送部品の構成手段であり、この図では１ビット分の信号についての部品（ＭＥＭＳスイッチ型遅延時間変更部品）を例示している。もちろん多数のビット分について１つの部品で実現しても良い。

この部品２００は、ＭＥＭＳスイッチ２０４−１、２０４−２を内蔵し、このＭＥＭＳスイッチ２０４−１、２０４−２を利用して、部品２００の内部に用意された長配線２０５と短配線２０６の長さの異なる２種類の伝送経路を信号端子２０１からの外部信号により切り替えられるようにしたことが特徴である。ここで、ＭＥＭＳとはＭｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓのことで、機械要素部品、電子回路を一つのシリコン基板、ガラス基板、有機材料などの上に集積化したデバイスである。この例では、例えば静電アクチュエータによる可動電極の遅延切り替え端子２０３を内蔵させ、この可動電極を外部電気信号により制御できるものである。また、部品２００の内部の伝送経路の特性インピーダンスをコントロールできるように、グランドプレーン２０７を内蔵し、これへのグランド電位を供給するグランド端子２０２を有する。

（実施の形態７）
図１０は、本発明の実施の形態７における信号伝送システムにおいて、可変遅延伝送部品を示す図である。

本実施の形態７は、実施の形態５で示した可変遅延伝送部品の構成手段であり、この図では１ビット分の信号についての部品（比誘電率制御型遅延時間変更部品）を例示している。もちろん多数のビット分について１つの部品で実現しても良い。

この部品３００は、薄膜誘電材３０２と、それを挟み込む金属電極３０１−１、３０１−２を有する。薄膜誘電材３０２の内部には、信号配線３０３、グランド配線３０４を有する。金属電極３０１−１、３０１−２に対して、外部より印加電圧可変型外部電源３０５を電界印加用外部端子３０６−１、３０６−２から印加できる構造となっている。薄膜誘電材３０２では、外部からの印加電圧により誘電分極の特性が変わるため、比誘電率が外部印加電圧に依存する。電圧をかけると比誘電率は小さくなるＤＣバイアス依存性を有しており、セラミックコンデンサ相当の構造を前提とすれば、２Ｖの印加で５％〜４０％の比誘電率低減を実現できる。信号の伝播速度は、周辺誘電体の比誘電率の平方根の逆数に比例するため、それを通過する信号の速度を約１．３倍にできる。このため、外部印加電圧のコントロールで部品３００を通過する信号の伝播遅延時間の微調整が可能となる。

（実施の形態８）
図１１は、本発明の実施の形態８における信号伝送システムの構成を示す図である。

本実施の形態８は、実施の形態５で示した可変遅延伝送部品を使った共振回避手段をメモリバスに適用した例である。ここでは、プリント回路基板３上に搭載された３枚のメモリモジュール２１−１〜３に対して、メモリコントローラ２から信号を伝送する系を示している。この系では、メモリ１のレジスタに非推奨データレートを保持するのではなく、例えばＦＢＤＩＭＭ（Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ ＤＩＭＭ）のアドバンストメモリバッファ（ＡＭＢ）２３−１〜３に保持させることで、メモリコントローラ２とメモリ１間や、ＡＭＢ２３−１〜３間の伝送における共振を回避することができる。

（実施の形態９）
図１２は、本発明の実施の形態９における信号伝送システムの構成を示す図である。

本実施の形態９は、クロストーク共振回避の手段の一つであるが、隣接する両隣の信号配線のクロストークの位相をずらすことで、共振を回避する手段である。

この手段を実現する構成要素として、ドライバ回路１０−１〜６側の位相調整回路２２−１〜６と、レシーバ回路１１−１〜６側での位相調整機能が必要である。クロストーク配線長共振は、ノイズの位相がそろうことで振幅を拡大させるため、共振の起こるデータレートでは位相がそろわないように位相調整する。例として、図１２に示すようにドライバ回路１０−１〜６の前段に位相調整回路２２−１〜６を実装し、信号配線４−１〜６は信号配線４−１と４−２、信号配線４−３と４−４、…がそれぞれ同相であり、信号配線４−２と４−３、信号配線４−４と４−５、…はそれぞれ同相とならないように位相を調整させる。一般にクロストークは隣接配線の影響が最も大きいため、両隣の信号配線の信号の位相をずらすことでそのノイズ量を効果的に低減できる。

特にフォワードクロストークノイズにおいてその効果は顕著となる。例えば、信号配線４−２に重畳するクロストークノイズは、信号配線４−１と信号配線４−３を通過する信号により生成されるものの影響が大きいが、位相調整回路２２−１、２２−２と位相調整回路２２−３により、両者の信号の立ち上がりがｔａだけずれているため、極大値を取らずに済む。これにより、データレートはそのままで、クロストーク起因の配線長共振の影響を軽減できる。

なお、ここまで示した実施の形態は単独でも効果があるが、単独のみでなく組み合わせで使っても良い。例えばクロックレートの変更の場合、ＶＣＸＯでは単独ではレートの変更幅が小さく効果が低いので、他の遅延時間制御による手法と組み合わせる方が効果は大きくなる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体装置に関し、特にメモリやメモリコントローラなどの半導体ＬＳＩ、これらの半導体ＬＳＩをプリント回路基板上に実装した信号伝送システム、さらにこの信号伝送システムを筐体内に収納した半導体装置に適用可能であり、小面積と低電源ノイズの両立が必要な半導体装置等で良好に利用可能である。

１ メモリ
２ メモリコントローラ
３ プリント回路基板
４−１〜６ 信号配線
５ 内部回路
６−１、２ レジスタ
７ クロックジェネレータ
８ ＣＰＵ
９ Ｖｒｅｆ電圧ジェネレータ
１０−１〜６ ドライバ回路
１１−１〜６ レシーバ回路
１２−１〜２ クロック配線
１３−１〜２ レジスタ値読み取り用信号配線
１４ クロックジェネレータ制御用信号配線
１５−１〜３ ドライバ回路の出力インピーダンス
１６−１〜３ レシーバ回路の入力インピーダンス
１７−１ Ｖｒｅｆ電圧ジェネレータ制御用信号配線
１７−２ Ｖｒｅｆ給電配線
１８ ＢＩＯＳ設定用のＲＯＭ
１９ 入力インタフェース
２０−１〜３ 可変遅延伝送部品
２１−１〜３ メモリモジュール
２２−１〜６ 位相調整回路
２３−１〜３ アドバンストメモリバッファ
２４ 内部回路
２００ 部品
２０１ 信号端子
２０２ グランド端子
２０３ 遅延切り替え端子
２０４−１、２ ＭＥＭＳスイッチ
２０５ 長配線
２０６ 短配線
２０７ グランドプレーン
３００ 部品
３０１−１、２ 金属電極
３０２ 薄膜誘電材
３０３ 信号配線
３０４ グランド配線
３０５ 印加電圧可変型外部電源
３０６−１、２ 電界印加用外部端子

Claims (19)

1. 複数の半導体ＬＳＩの間で信号配線を通じて信号伝送を行う信号伝送系を構成する前記半導体ＬＳＩであって、
   特定のデータレートで配線長共振によるノイズやジッタ増加が起こる場合において、このデータレートの情報を保持するレジスタを有することを特徴とする半導体ＬＳＩ。
2. 請求項１において、
   前記複数の半導体ＬＳＩは基板上に搭載され、
   前記半導体ＬＳＩを搭載した前記基板に実装されたディップスイッチやＢＩＯＳを介して配線長共振の起きるデータレートを参照し、この参照したデータレートの情報を前記レジスタに保持することを特徴とする半導体ＬＳＩ。
3. 複数の半導体ＬＳＩと、前記複数の半導体ＬＳＩを搭載して前記複数の半導体ＬＳＩの間を信号配線で接続する基板とを有し、前記基板上に搭載された前記複数の半導体ＬＳＩの間で前記信号配線を通じて信号伝送を行う信号伝送系を構成する半導体装置であって、
   前記半導体ＬＳＩは、特定のデータレートで配線長共振によるノイズやジッタ増加が起こる場合において、このデータレートの情報を保持するレジスタを有し、
   前記半導体ＬＳＩを搭載した前記基板に実装されたディップスイッチやＢＩＯＳを介して配線長共振の起きるデータレートを参照し、この参照したデータレートの情報を前記レジスタに保持することを特徴とする半導体装置。
4. 請求項３において、
   前記複数の半導体ＬＳＩの間の信号伝送で配線長共振が起こるデータレートを特定するためのトレーニング機能を有することを特徴とする半導体装置。
5. 請求項４において、
   前記複数の半導体ＬＳＩのうちの第１の半導体ＬＳＩと第２の半導体ＬＳＩとの間の信号伝送時の共振を特定するときに、
   前記第１の半導体ＬＳＩにはデータの読み出しを実施させ、
   前記第２の半導体ＬＳＩにはデータの書き込みを実施させ、
   前記第１の半導体ＬＳＩの読み出しデータパターンは配線長共振特定のための対象データをＬｏｗ固定としたとき、
   前記第１の半導体ＬＳＩの非対象データの読み出しデータパターンはＬｏｗとＨｉｇｈとの繰り返しデータパターンであり、
   前記第２の半導体ＬＳＩのレシーバ回路の参照電圧を許容される下限の電圧値に設定し、
   データレートを変えながら対象データの書き込みがＨｉｇｈとなった場合のデータレートを配線長共振の起こるデータレートとして特定することを特徴とする半導体装置。
6. 請求項３において、
   前記基板上に搭載された前記複数の半導体ＬＳＩの間で信号伝送を行う信号伝送システムを構成し、
   前記半導体ＬＳＩに保持されているレジスタの情報が前記信号伝送システムで使おうとしているデータレートと一致したとき、配線長共振が起こらないように前記信号伝送システムの設定を変更することを特徴とする半導体装置。
7. 請求項６において、
   前記信号伝送システムのデータレートとして、配線長共振の起こるデータレートを使わないことを特徴とする半導体装置。
8. 請求項６において、
   前記信号伝送システムのデータレートを、配線長共振の起こるデータレートからデータ周期を５％以上ずらすように、前記信号伝送システムのクロック周波数を調整する機能を有することを特徴とする半導体装置。
9. 請求項６において、
   前記信号伝送システムのデータレートとして、配線長共振の起こるデータレートに対して、
   前記複数の半導体ＬＳＩのうちの第１の半導体ＬＳＩ内のドライバ回路の出力インピーダンス、または前記複数の半導体ＬＳＩのうちの第２の半導体ＬＳＩ内のレシーバ回路の入力インピーダンスを調整し、反射ノイズの位相を変えることで配線長共振を回避する機能を有することを特徴とする半導体装置。
10. 請求項６において、
    前記基板上の信号伝送経路として、遅延時間を外部信号で変更できる伝送路を有し、
    配線長共振の起こるデータレートを回避するように前記伝送路の遅延時間を調整する機能を有することを特徴とする半導体装置。
11. 請求項６において、
    クロストーク起因の配線長共振回避のために、前記複数の半導体ＬＳＩのうちの第１の半導体ＬＳＩ内のドライバ回路の出力位相調整機能と、それに合せた前記複数の半導体ＬＳＩのうちの第２の半導体ＬＳＩ内のレシーバ回路の入力位相調整機能とを有することを特徴とする半導体装置。
12. 請求項１０において、
    前記伝送路として、ＭＥＭＳスイッチと配線長の異なる２つの経路とを有し、前記２つの経路を外部信号で切り替え可能な部品を用いていることを特徴とする半導体装置。
13. 請求項１０において、
    前記伝送路として、信号配線及びグランド配線を内蔵する薄膜誘電材とこれを挟み込む金属電極とを有する部品を用い、
    前記金属電極に電圧を印加することで信号の伝播速度を変更し、配線長共振を回避するることを特徴とする半導体装置。
14. 複数の半導体ＬＳＩと、前記複数の半導体ＬＳＩを搭載して前記複数の半導体ＬＳＩの間を信号配線で接続する基板とを有し、前記基板上に搭載された前記複数の半導体ＬＳＩの間で前記信号配線を通じて信号伝送を行う信号伝送系を構成する半導体装置であって、
    前記半導体ＬＳＩは、特定のデータレートで配線長共振によるノイズやジッタ増加が起こる場合において、このデータレートの情報を保持するレジスタを有し、
    前記半導体ＬＳＩを搭載した前記基板に実装されたディップスイッチやＢＩＯＳを介して配線長共振の起きるデータレートを参照し、この参照したデータレートの情報を前記レジスタに保持し、
    前記基板上に搭載された前記複数の半導体ＬＳＩの間で信号伝送を行う信号伝送システムを構成し、
    前記半導体ＬＳＩに保持されているレジスタの情報が前記信号伝送システムで使おうとしているデータレートと一致したとき、配線長共振が起こらないように前記信号伝送システムの設定を変更し、
    遠端クロストークノイズとａｇｇｒｅｓｓｏｒ信号の遠端での容量性反射の遠端クロストークの反射ノイズとの重畳防止の為に、
    信号配線長をＬ、基板における電磁波の速度をｖｓ、データ周期（１ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ））をＴｄａｔとしたとき、
    Ｌ＝ｖｓ・Ｔｄａｔ・Ｎ／２の関係（ただし、Ｎは１以上の整数）を満たす配線長とデータレートを回避することを特徴とする半導体装置。
15. 複数の半導体ＬＳＩと、前記複数の半導体ＬＳＩを搭載して前記複数の半導体ＬＳＩの間を信号配線で接続する基板とを有し、前記基板上に搭載された前記複数の半導体ＬＳＩの間で前記信号配線を通じて信号伝送を行う信号伝送系を構成する半導体装置であって、
    前記半導体ＬＳＩは、特定のデータレートで配線長共振によるノイズやジッタ増加が起こる場合において、このデータレートの情報を保持するレジスタを有し、
    前記半導体ＬＳＩを搭載した前記基板に実装されたディップスイッチやＢＩＯＳを介して配線長共振の起きるデータレートを参照し、この参照したデータレートの情報を前記レジスタに保持し、
    前記基板上に搭載された前記複数の半導体ＬＳＩの間で信号伝送を行う信号伝送システムを構成し、
    前記半導体ＬＳＩに保持されているレジスタの情報が前記信号伝送システムで使おうとしているデータレートと一致したとき、配線長共振が起こらないように前記信号伝送システムの設定を変更し、
    近端クロストークノイズとａｇｇｒｅｓｓｏｒ信号の遠端での容量性反射の遠端クロストークとの重畳防止の為に、
    信号配線長をＬ、基板における電磁波の速度をｖｓ、データ周期（１ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ））をＴｄａｔ、伝送信号の立ち上がり時間をＴｒとしたとき、
    Ｌ＝ｖｓ・Ｔｄａｔ・Ｎ／２の関係を満たす配線長とデータレートを回避することを特徴とする半導体装置。
16. 複数の半導体ＬＳＩと、前記複数の半導体ＬＳＩを搭載して前記複数の半導体ＬＳＩの間を信号配線で接続する基板とを有し、前記基板上に搭載された前記複数の半導体ＬＳＩの間で前記信号配線を通じて信号伝送を行う信号伝送系を構成する半導体装置であって、
    前記半導体ＬＳＩは、特定のデータレートで配線長共振によるノイズやジッタ増加が起こる場合において、このデータレートの情報を保持するレジスタを有し、
    前記半導体ＬＳＩを搭載した前記基板に実装されたディップスイッチやＢＩＯＳを介して配線長共振の起きるデータレートを参照し、この参照したデータレートの情報を前記レジスタに保持し、
    前記基板上に搭載された前記複数の半導体ＬＳＩの間で信号伝送を行う信号伝送システムを構成し、
    前記半導体ＬＳＩに保持されているレジスタの情報が前記信号伝送システムで使おうとしているデータレートと一致したとき、配線長共振が起こらないように前記信号伝送システムの設定を変更し、
    信号の容量性反射による配線長共振を防止する為に、
    信号配線長をＬ、基板における電磁波の速度をｖｓ、データ周期（１ＵＩ）をＴｄａｔ、伝送信号の立ち上がり時間をＴｒとしたとき、
    Ｌ＝ｖｓ・Ｔｄａｔ・Ｎ／２の関係を満たす配線長とデータレートを回避することを特徴とする半導体装置。
17. 複数の半導体ＬＳＩと、前記複数の半導体ＬＳＩを搭載して前記複数の半導体ＬＳＩの間を信号配線で接続する基板とを有し、前記基板上に搭載された前記複数の半導体ＬＳＩの間で前記信号配線を通じて信号伝送を行う信号伝送系を構成する半導体装置であって、
    前記基板上に搭載された前記複数の半導体ＬＳＩの間で信号伝送を行う信号伝送システムを構成し、
    遠端クロストークノイズとａｇｇｒｅｓｓｏｒ信号の遠端での容量性反射の遠端クロストークの反射ノイズとの重畳防止の為に、
    信号配線長をＬ、基板における電磁波の速度をｖｓ、データ周期（１ＵＩ）をＴｄａｔとしたとき、
    Ｌ＝ｖｓ・Ｔｄａｔ・Ｎ／２の関係（ただし、Ｎは１以上の整数）を満たす配線長とデータレートを回避することを特徴とする半導体装置。
18. 複数の半導体ＬＳＩと、前記複数の半導体ＬＳＩを搭載して前記複数の半導体ＬＳＩの間を信号配線で接続する基板とを有し、前記基板上に搭載された前記複数の半導体ＬＳＩの間で前記信号配線を通じて信号伝送を行う信号伝送系を構成する半導体装置であって、
    前記基板上に搭載された前記複数の半導体ＬＳＩの間で信号伝送を行う信号伝送システムを構成し、
    近端クロストークノイズとａｇｇｒｅｓｓｏｒ信号の遠端での容量性反射の遠端クロストークとの重畳防止の為に、
    信号配線長をＬ、基板における電磁波の速度をｖｓ、データ周期（１ＵＩ）をＴｄａｔ、伝送信号の立ち上がり時間をＴｒとしたとき、
    Ｌ＝ｖｓ・Ｔｄａｔ・Ｎ／２の関係を満たす配線長とデータレートを回避することを特徴とする半導体装置。
19. 複数の半導体ＬＳＩと、前記複数の半導体ＬＳＩを搭載して前記複数の半導体ＬＳＩの間を信号配線で接続する基板とを有し、前記基板上に搭載された前記複数の半導体ＬＳＩの間で前記信号配線を通じて信号伝送を行う信号伝送系を構成する半導体装置であって、
    前記基板上に搭載された前記複数の半導体ＬＳＩの間で信号伝送を行う信号伝送システムを構成し、
    信号の容量性反射による配線長共振を防止する為に、
    信号配線長をＬ、基板における電磁波の速度をｖｓ、データ周期（１ＵＩ）をＴｄａｔ、伝送信号の立ち上がり時間をＴｒとしたとき、
    Ｌ＝ｖｓ・Ｔｄａｔ・Ｎ／２の関係を満たす配線長とデータレートを回避することを特徴とする半導体装置。

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