JP2007087019A - 半導体装置の設計装置、設計方法及びプログラム - Google Patents

Abstract

【課題】 ＩＣ10自体が通常動作する時及びＩＣの試験時に、ＳＲＡＭの動作に伴う発生ノイズ量を制限して、通常動作時及び試験時に誤動作が生じないＩＣを設計できるようにする。
【解決手段】 １チップ内に複数のＳＲＡＭ11-A,11-B,11-Nを有する半導体装置10の設計装置であって、ＳＲＡＭの同時動作により発生するＡＣノイズを見積もる同時動作ノイズ量算出部58を備え、見積もったＡＣノイズが許容ノイズ量より小さくなるように設計を行う。
【選択図】 図５

Description

本発明は、１チップ内に複数のＳＲＡＭを有する半導体装置（ＩＣ）の設計装置、設計方法及びプログラムに関する。

１チップに多数の独立したＳＲＡＭを搭載した半導体装置（ＩＣ）が使用されており、１チップの１００個もの独立したＳＲＡＭを搭載したものもある。ＳＲＡＭは、入力されたクロックに応じてパイプライン動作するように構成されており、クロックが入力されると、たとえ入出力動作を行わない場合でも内部の回路の一部は動作する。

このようなＩＣは、ＡＳＩＣの一部として用意され、ユーザの要求に応じて各種の形態で使用される。例えば、ＩＣにはＳＲＡＭのみが搭載され、マルチプロセッサなどを搭載したＩＣと組み合わせて使用されたり、又は同じチップにマルチプロセッサなどの他の要素を一緒に搭載して使用される。ＩＣは、基本構成が定められており、ユーザからの要求に応じて配線などの設計を行う。設計は通常自動設計で行われるが、オペレータが判断してマニュアル操作により修正する場合もある。

本発明は、このような１チップに多数の独立したＳＲＡＭを搭載した半導体装置（ＩＣ）の設計に関係する。

上記のようなＩＣは、製造時に各種のテストを行う必要があり、ＩＣ内に試験回路が組み込まれる。例えば、ＳＲＡＭの試験では、各メモリセルにデータを書き込んだ後読み出して、読み出したデータが書き込んだデータに等しいかを確認する。書き込むデータは異なる値（２値データであれば、０又は１）であり、メモリセルアレイに対して各種のパターンでデータを書き込んで確認する必要がある。そのため、試験はかなりの長時間を要する。そこで、試験回路により、同時にアクセスできるメモリセル数を増加させて試験時間を短縮することが行われる。特許文献１は、試験回路を設けた半導体記憶装置を記載している。

図１は、上記のようなＩＣの設計を行うＣＡＤ装置における処理プロセスを示す図である。ＣＡＤ装置は、コンピュータにより実現される。ステップＳ１１では、チップ内に各構成要素を配置するマクロ配置処理が行われ、レイアウトデータが作成される。ステップＳ１２では、各構成要素への電源線を配置する電源配線処理が行われる。ステップＳ１３では、上記の試験回路が挿入される。ステップＳ１４では、クロック線、制御信号線、アドレスバス、データバスなどの信号線を配置する配置配線処理が行われる。ステップＳ１５では、各構成要素へのクロックや各種信号の供給タイミングを調整するタイミング調整処理が行われる。タイミング調整は、ＩＣ内に設けられるタイミングバッファ回路を利用して行われる。

上記のようなＩＣの設計は、ユーザの要求する仕様を満たすように行われるが、複数のＳＲＡＭはすべてが同時にアクセスされることはないが、各ＳＲＡＭへのクロックの供給は、自動設計を行うこれまでの設計装置（ＣＡＤ装置）では特に規定されておらず、基本的にはすべてのＳＲＡＭにクロックが供給される。そのため、あるＳＲＡＭがアクセスされている時に、同時には使用されない他のＳＲＡＭの内部回路は動作状態にある。省電力のために、同時には使用されないＳＲＡＭへのクロックの供給を停止することも行われるが、この処理はオペレータによるマニュアル処理で行われる。ＳＲＡＭへのクロック供給は、ゲーティング回路を使用して行われる。

特開平９−９１９９８号公報

回路は動作時にＡＣノイズを発生する。ゲーティング回路などの通常の回路は、パルス状の信号で動作するため発生ノイズ量が小さいが、ＳＲＡＭはメモリセルへのアクセスのため比較的パルス幅が大きく、発生ノイズ量が比較的大きくなる。そのため、同時に動作するＳＲＡＭの個数が増加すると、発生ノイズ量が増加して誤動作するという問題を生じる。

上記のように、従来の設計装置では、複数のＳＲＡＭを有するＩＣを設計する場合に、各ＳＲＡＭへのクロックの供給は特に規制しておらず、自動設計の場合にはすべてのＳＲＡＭが動作するように設計されていた。従来のＩＣは、搭載されるＳＲＡＭの個数が少なく、このような設計でも特に問題は生じなかった。しかし、近年、１チップに搭載されるＳＲＡＭの個数が増加し、それに応じて発生ノイズ量も増加しており、それによる誤動作の発生が無視できなくなってきた。

また、上記のように、複数のＳＲＡＭを搭載したＩＣに試験回路を設ける場合、同時に試験するＳＲＡＭの個数を増加させて試験の効率を向上することが行われている。しかし、同時に動作するＳＲＡＭの個数が増加すると、多大なＡＣノイズが発生し、誤動作が起き、正しい試験が行えないという問題を生じる。ＡＣノイズの影響は、高速動作するＩＣほど大きく、誤動作しやすい。

本発明は、このような問題を解決して、ＩＣ自体が通常動作する時及びＩＣの試験時に、ＳＲＡＭの動作に伴う発生ノイズ量を制限して、通常動作時及び試験時に誤動作が生じないＩＣを設計できるようにすることを目的とする。

上記目的を実現するため、本発明の設計装置、設計方法及びプログラムは、ＳＲＡＭの同時動作により発生するＡＣノイズを見積もり、見積もったＡＣノイズが許容ノイズ量より小さくなるように設計を行う。

許容ノイズ量は、半導体装置のレイアウトデータから算出される。

許容ノイズ量は、半導体装置の回路が誤動作しないノイズ量の最大値として定義される。

ＳＲＡＭ同時動作時のＡＣノイズは、ＳＲＡＭの動作時の電流変化量を定義したライブラリィに記憶された電流変化量からを見積もられる。

見積もったＡＣノイズが許容ノイズ量より大きい時には、レイアウトデータを再作成する。

見積もったＡＣノイズが許容ノイズ量より小さくなるように同時動作可能なＳＲＡＭの個数を決定し、同時動作するＳＲＡＭの個数がそれ以下になるように設計を行う。

半導体装置は、各ＳＲＡＭへのクロックの供給を制御するゲーティング回路を備え、時動作するＳＲＡＭの個数が、同時動作可能なＳＲＡＭの個数以下になるように、ゲーティング回路を設定する。

半導体装置は、各ＳＲＡＭへのクロックの供給タイミングを制御するタイミングバッファ回路を更に備え、タイミングバッファ回路は、同時動作するＳＲＡＭの個数が同時動作可能なＳＲＡＭの個数以下になるように設定される。

半導体装置を試験するための試験回路を半導体装置内に設定する場合には、試験時に同時動作するＳＲＡＭの個数が同時動作可能なＳＲＡＭの個数以下になるように、試験回路を設定する。

本発明によれば、ＳＲＡＭの同時動作により発生するＡＣノイズを見積もり、見積もったＡＣノイズが許容ノイズ量より小さくなるように設計を行うので、通常動作時及び試験時の誤動作が防止できる。具体的には、見積もったＡＣノイズが許容ノイズ量より小さくなるように同時動作可能なＳＲＡＭの個数を決定し、同時動作するＳＲＡＭの個数がそれ以下になるように設計を行う。ＳＲＡＭの動作は、各ＳＲＡＭへのクロックの供給を制御するゲーティング回路の動作状態を設定することにより行う。ＳＲＡＭはクロックが供給されないと動作しないので、ＡＣノイズを発生せず、電力消費も低減される。

本発明によれば、通常動作時及び試験時にＳＲＡＭの同時動作により発生するＡＣノイズが許容ノイズ量より小さくなるように設計されるので、誤動作が防止され、複数のＳＲＡＭを搭載したＩＣの信頼性及び試験の信頼性が向上するという効果を奏する。

図２は、本発明の設計装置（ＣＡＤ装置）が設計する対象である半導体装置（ＩＣ）１０の構成を示すブロック図である。図示のように、ＩＣ１０には、複数のＳＲＡＭ１１−Ａ、１１−Ｂ、…、１１−Ｎを有する。各ＳＲＡＭをアクセスするためのデータ回路１２−Ａ、１２−Ｂ、…、１２−Ｎ及びアドレス回路１３−Ａ、１３−Ｂ、…、１３−Ｎが設けられている。データ回路１２−Ａ、１２−Ｂ、…、１２−Ｎと外部とのデータの入出力は、データ入出力回路１４を介して行われ、同様にアドレス回路１３−Ａ、１３−Ｂ、…、１３−Ｎと外部とのデータの入出力は、アドレス入力回路１５を介して行われる。データ入出力回路１４及びアドレス入力回路１５の設計に応じて、外部接続端子及び外部接続端子以外の電極パッドと各データ回路との接続が決定される。データ入出力回路１４及びアドレス入力回路１５は、ユーザの仕様に応じて決定される。なお、データ入出力回路１４及びアドレス入力回路１５には試験回路も設けられ、試験時に通常動作時とは異なるＳＲＡＭへのアクセス、例えば試験時には通常時より多くのＳＲＡＭにアクセスするといったことが可能になる。

ＳＲＡＭ１１−Ａ、１１−Ｂ、…、１１−ＮにはクロックＣＬＫが供給され、各ＳＲＡＭはクロックに応じてパイプライン動作を行う。外部から入力されたクロックＣＬＫは、クロックバッファ１７に入力され、各ＳＲＡＭに対応して設けられたゲーティング回路１８−Ａ、１８−Ｂ、…、１８−Ｎを介して各ＳＲＡＭに供給される。ゲーティング回路１８−Ａ、１８−Ｂ、…、１８−Ｎは、ゲート制御回路１６によりそれぞれ制御され、ゲーティング回路を停止させることで対応するＳＲＡＭへのクロックの供給が停止され、ＳＲＡＭは動作を停止する。ＳＲＡＭは、クロックが供給されている時には、たとえメモリセルへのアクセスが行われなくても内部回路は動作しており、ＡＣノイズを発生し、電力を消費するが、クロックの供給が停止されると、内部回路は動作を停止し、もちろんメモリセルへのアクセスは行えないが、ＡＣノイズは発生せず、消費電力も低減される。

なお、ゲーティング回路１８−Ａ、１８−Ｂ、…、１８−Ｎには、供給されるクロックのタイミングを調整して出力するタイミングバッファ回路の機能も設けられており、各ＳＲＡＭに供給されるクロックの遅延量を調整して正常に動作するようにクロックのタイミングが設定される。なお、各ＳＲＡＭに供給されるクロックのタイミングはある程度の許容範囲を有し、その範囲内であれば正常に動作することが可能である。この範囲内でクロックのタイミングを調整することにより、ＡＣノイズの発生タイミングを変化させることができる。

図２では、ＳＲＡＭに関係する部分のみを示したが、マイクロプロセッサなどの他の回路部分がＩＣ１０に設けられる場合もある。

図３は、ＳＲＡＭの回路構成を示す図である。図示のように、ＳＲＡＭは、メモリセルアレイ２１、アドレスバアファ２２、ロウデコーダ２３、ワードラインバッファ２４、コラムデコーダ２５、コラムセレクタ２６、クロックバッファ２７、パルスジェネレータ２８、ライトイネーブルパルスジェネレータ２９、ライトイネーブルレジスタ３０、ライトアンプ３１、入力バッファ３２、センスアンプ３３及び出力バッファ３４を有する。このＳＲＡＭの構成については広く知られているので、説明は省略する。

図２及び図３で説明した複数のＳＲＡＭを有するＩＣ１０を、ユーザの仕様に応じて、設計装置（ＣＡＤ装置）を使用して設計する。

図４は、ＣＡＤ装置の全体構成を示す図である。図示のように、ＣＡＤ装置は、コンピュータ４１、ディスプレイ４２、プリンタ４３、キーボードやマウスなどの入力装置４４、ＬＡＮなどの通信経路４５、レイアウトデータなどを記憶したストレージ装置４６などで構成される。各種機能は、プログラムで実現される。ＣＡＤ装置の構成については広く知られているので、説明を省略する。

図５は、実施例のＣＡＤ装置の機能ブロック図である。図示のように、ＣＡＤ装置は、マクロ配置処理部５１、電源配線処理部５２、試験回路挿入処理部５３、配置配線処理部５４、及びタイミング調整処理部５５など、従来のＣＡＤ装置に設けられている機能部が設けられている。なお、図示したのは一部の機能部であり、他にも多数の機能部が設けられている。このような従来の機能部に加えて、実施例のＣＡＤ装置は、ＳＲＡＭ同時動作数処理部５６を有する。ＳＲＡＭ同時動作数処理部５６は、許容ノイズ量算出処理部５７、同時動作ノイズ量算出処理部５８、及び同時動作数決定処理部５９を有する。

図６は、実施例のＣＡＤ装置を利用してＩＣを設計する場合の処理を示したフローチャートである。図１のフローチャートと比較すると、電源配線処理Ｓ２２と試験回路挿入処理Ｓ２４の間に、ＳＲＡＭ同時動作数算出処理Ｓ２３を行い、試験回路挿入処理Ｓ２４及びタイミング調整処理Ｓ２６に、ＳＲＡＭ同時動作数算出処理Ｓ２３で決定したＳＲＡＭの同時動作数を反映させる点が異なる。ＳＲＡＭ同時動作数処理以外の処理は従来と同じであるので説明を省略し、ＳＲＡＭ同時動作数に関係する処理のみを説明する。

図７は、実施例におけるＳＲＡＭ同時動作数に関係する処理を示すフローチャートである。ここでは、マクロ配置処理や電源配線処理が終了して、ストレージ装置４６にレイアウトデータが記憶されている。また、ＳＲＡＭ毎のライブラリィ４７がストレージ装置４６に記憶され、各ＳＲＡＭに含まれるＳＲＡＭの電流変化量Ｉｓｒ（Ｎ）（ＮはＳＲＡＭの番号）が記憶されている。

ステップＳ３１では、ストレージ装置４６に記憶されたレイアウトデータから許容ノイズ量Ｖｐｅｒｍｉｔを算出する。許容ノイズ量Ｖｐｅｒｍｉｔは、ノイズにより回路が誤動作しない最大値とする。

ステップＳ３２では、レイアウトデータと、ライブラリィ４７に含まれる１番目のＳＲＡＭ（１）の電流変化量Ｉｓｒ（１）とから、１番目のＳＲＡＭの発生ノイズ量Ｖｓｒ（１）を算出する。ここでは、１番目のＳＲＡＭ（１）の電流変化により発生するノイズ量をＶｓｒ（１）とする。

ステップＳ３３では、Ｖｓｒ（１）がＶｐｅｒｍｉｔ以下であることを確認する。もしＶｓｒ（１）の方が大きい時には、ステップＳ３４に進み、Ｖｐｅｒｍｉｔを大きくするようにレイアウトデータを再構成して、ステップＳ３１に戻る必要がある。再構成されたレイアウトデータは、ストレージ４６に記憶される。Ｖｓｒ（１）の方がＶｐｅｒｍｉｔより小さい時には、ステップＳ３５に進む。

ステップＳ３５では、同時動作させるＳＲＡＭの個数を増加させる同時動作数追加処理を行う。

ステップＳ３６では、ステップＳ３２と同様に、追加されたＳＲＡＭ分の発生ノイズ量を加えてその時の個数のＳＲＡＭによる発生ノイズ量Ｖｓｒ（１，２，…）を算出する。

ステップＳ３７では、Ｖｓｒ（１，２，…）がＶｐｅｒｍｉｔ以下であるかを判定し、Ｖｓｒ（１，２，…）の方がＶｐｅｒｍｉｔより小さい時には、ステップＳ３５に戻り、Ｖｓｒ（１，２，…）の方がＶｐｅｒｍｉｔより大きくなるまで、ステップＳ３５からＳ３７を繰り返す。もしＶｓｒ（１，２，…）の方がＶｐｅｒｍｉｔより大ききなった時には、ステップＳ３８に進み、その時のＳＲＡＭの個数Ｎを１減じてＮ−１を同時動作数制限値とする。

図６に示すように、上記のようにして決定されたＳＲＡＭ同時動作数制限値を満たすように、ステップＳ２４で試験回路を挿入する。更に、ステップＳ２６で、ゲーティング回路１８−Ａ、１８−Ｂ、…、１８−Ｎに設けたタイミングバッファ回路の機能を利用して、ＳＲＡＭ同時動作数制限値を満たすようにタイミングを調整する。

以上、本発明の実施例を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、許容ノイズ量の算出や同時動作ノイズ量の算出は、設計対象のＩＣに適した算出方法で算出されることが望ましい。

また、本発明の特徴であるＳＲＡＭ同時動作数処理のプログラムを、従来のＣＡＤ装置に追加すれば、本発明の特徴を有するＣＡＤ装置が実現できる。
（付記１） １チップ内に複数のＳＲＡＭを有する半導体装置の設計装置であって、
前記ＳＲＡＭの同時動作により発生するＡＣノイズを見積もる同時動作ノイズ量算出部を備え、
見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように設計を行うことを特徴とする設計装置。（１）
（付記２） 前記半導体装置のレイアウトデータから、前記許容ノイズ量を算出する許容ノイズ量算出部を更に備える付記１に記載の設計装置。（２）
（付記３） 前記許容ノイズ量算出部は、前記半導体装置の回路が誤動作しないノイズ量の最大値を前記許容ノイズ量として定義する付記２に記載の設計装置。
（付記４） 前記ＳＲＡＭの動作時の電流変化量を定義したライブラリィを更に備え、
前記同時動作ノイズ量算出部は、前記電流変化量からＳＲＡＭ同時動作時の前記ＡＣノイズを見積もる付記１に記載の設計装置。（３）
（付記５） 前記同時動作ノイズ量算出部が見積もった前記ＡＣノイズが前記許容ノイズ量より大きい時には、レイアウトデータを再作成する付記１に記載の設計装置。（４）
（付記６） 見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように同時動作可能な前記ＳＲＡＭの個数を決定する同時動作数決定部を更に備える付記１に記載の設計装置。（５）
（付記７） 前記半導体装置は、各ＳＲＡＭへのクロックの供給を制御するゲーティング回路を備え、
当該設計装置は、同時動作する前記ＳＲＡＭの個数が前記同時動作数決定部の決定した同時動作可能なＳＲＡＭの個数以下になるように、前記ゲーティング回路を設定するゲーティング回路動作設定部を更に備える付記６に記載の設計装置。（６）
（付記８） 前記半導体装置は、各ＳＲＡＭへの前記クロックの供給タイミングを制御するタイミングバッファ回路を更に備え、
当該設計装置は、同時動作する前記ＳＲＡＭの個数が前記同時動作数決定部の決定した同時動作可能なＳＲＡＭの個数以下になるように、前記タイミングバッファ回路を設定するゲーティングタイミング設定部を更に備える付記７に記載の設計装置。（７）
（付記９） 前記半導体装置を試験するための試験回路を前記半導体装置内に設定する試験回路生成部を更に備え、
前記試験回路生成部は、試験時に同時動作する前記ＳＲＡＭの個数が前記同時動作数決定部の決定した同時動作可能なＳＲＡＭの個数以下になるように、前記試験回路を設定する付記６に記載の設計装置。（８）
（付記１０） １チップ内に複数のＳＲＡＭを有する半導体装置の設計方法であって、
前記ＳＲＡＭの同時動作により発生するＡＣノイズを見積もり、
見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように設計を行うことを特徴とする設計方法。（９）
（付記１１） 前記許容ノイズ量は、前記半導体装置のレイアウトデータから算出する付記１０に記載の設計方法。
（付記１２） 前記許容ノイズ量は、前記半導体装置の回路が誤動作しないノイズ量の最大値として定義される付記１１に記載の設計方法。
（付記１３） ＳＲＡＭ同時動作時の前記ＡＣノイズは、前記ＳＲＡＭの動作時の電流変化量を定義したライブラリィに記憶された前記電流変化量からを見積もられる付記１０に記載の設計方法。
（付記１４） 見積もった前記ＡＣノイズが前記許容ノイズ量より大きい時には、レイアウトデータを再作成する付記１０に記載の設計方法。
（付記１５） 見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように同時動作可能な前記ＳＲＡＭの個数を決定する付記１０に記載の設計方法。
（付記１６） 前記半導体装置は、各ＳＲＡＭへのクロックの供給を制御するゲーティング回路を備え、
同時動作する前記ＳＲＡＭの個数が、同時動作可能なＳＲＡＭの個数以下になるように、前記ゲーティング回路を設定する付記１５に記載の設計方法。
（付記１７） 前記半導体装置は、各ＳＲＡＭへの前記クロックの供給タイミングを制御するタイミングバッファ回路を更に備え、
前記タイミングバッファ回路は、同時動作する前記ＳＲＡＭの個数が同時動作可能なＳＲＡＭの個数以下になるように設定される付記１６に記載の設計方法。
（付記１８） 前記半導体装置を試験するための試験回路を前記半導体装置内に設定し、
試験時に同時動作する前記ＳＲＡＭの個数が同時動作可能なＳＲＡＭの個数以下になるように、前記試験回路を設定する付記１５に記載の設計方法。
（付記１９） コンピュータに、１チップ内に複数のＳＲＡＭを有する半導体装置の設計を行わせるプログラムであって、
コンピュータに、前記ＳＲＡＭの同時動作により発生するＡＣノイズを見積もる同時動作ノイズ量算出処理と、見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように同時動作可能な前記ＳＲＡＭの個数を決定させる処理とを行わせ、見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように設計を行わせることを特徴とするプログラム。（１０）

本発明は、複数のＳＲＡＭを有する半導体装置（ＩＣ）の設計であれば、適用可能である。

図１は従来のＩＣの設計処理を示すフローチャートである。 図２は本発明の設計対象である半導体装置（ＩＣ）の構成を示す図である。 図３はＳＲＡＭの回路構成を示すブロック図である。 図４は設計（ＣＡＤ）装置のハードウエア全体構成を示す図である。 図５は実施例のＣＡＤ装置の機能ブロック図である。 図６は実施例における複数のＳＲＡＭを有するＩＣの設計手順を示すフローチャートである。 図７は実施例におけるＳＲＡＭ同時動作数処理を示すフローチャートである。

符号の説明

１０ 設計対象半導体装置（ＩＣ）
１１−Ａ，１１−Ｂ，１１−Ｎ ＳＲＡＭ
５６ ＳＲＡＭ同時動作数処理部
５７ 許容ノイズ量算出処理部
５８ 同時動作ノイズ量算出処理部
５９ 同時動作数決定処理部

Claims (10)

1. １チップ内に複数のＳＲＡＭを有する半導体装置の設計装置であって、
   前記ＳＲＡＭの同時動作により発生するＡＣノイズを見積もる同時動作ノイズ量算出部を備え、
   見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように設計を行うことを特徴とする設計装置。
2. 前記半導体装置のレイアウトデータから、前記許容ノイズ量を算出する許容ノイズ量算出部を更に備える請求項１に記載の設計装置。
3. 前記ＳＲＡＭの動作時の電流変化量を定義したライブラリィを更に備え、
   前記同時動作ノイズ量算出部は、前記電流変化量からＳＲＡＭ同時動作時の前記ＡＣノイズを見積もる請求項１に記載の設計装置。
4. 前記同時動作ノイズ量算出部が見積もった前記ＡＣノイズが前記許容ノイズ量より大きい時には、レイアウトデータを再作成する請求項１に記載の設計装置。
5. 見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように同時動作可能な前記ＳＲＡＭの個数を決定する同時動作数決定部を更に備える請求項１に記載の設計装置。
6. 前記半導体装置は、各ＳＲＡＭへのクロックの供給を制御するゲーティング回路を備え、
   当該設計装置は、同時動作する前記ＳＲＡＭの個数が前記同時動作数決定部の決定した同時動作可能なＳＲＡＭの個数以下になるように、前記ゲーティング回路を設定するゲーティング回路動作設定部を更に備える請求項５に記載の設計装置。
7. 前記半導体装置は、各ＳＲＡＭへの前記クロックの供給タイミングを制御するタイミングバッファ回路を更に備え、
   当該設計装置は、同時動作する前記ＳＲＡＭの個数が前記同時動作数決定部の決定した同時動作可能なＳＲＡＭの個数以下になるように、前記タイミングバッファ回路を設定するゲーティングタイミング設定部を更に備える請求項６に記載の設計装置。
8. 前記半導体装置を試験するための試験回路を前記半導体装置内に設定する試験回路生成部を更に備え、
   前記試験回路生成部は、試験時に同時動作する前記ＳＲＡＭの個数が前記同時動作数決定部の決定した同時動作可能なＳＲＡＭの個数以下になるように、前記試験回路を設定する請求項５に記載の設計装置。
9. １チップ内に複数のＳＲＡＭを有する半導体装置の設計方法であって、
   前記ＳＲＡＭの同時動作により発生するＡＣノイズを見積もり、
   見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように設計を行うことを特徴とする設計方法。
10. コンピュータに、１チップ内に複数のＳＲＡＭを有する半導体装置の設計を行わせるプログラムであって、
    コンピュータに、前記ＳＲＡＭの同時動作により発生するＡＣノイズを見積もる同時動作ノイズ量算出処理と、見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように同時動作可能な前記ＳＲＡＭの個数を決定させる処理とを行わせ、見積もった前記ＡＣノイズが許容ノイズ量より小さくなるように設計を行わせることを特徴とするプログラム。

Images