KR100186844B1 - 시프트 레지스터 - Google Patents

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KR100186844B1
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데니스 에취. 아일르베크
똥송 꼰수머 일렉뜨로니끄스 에스 아
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Abstract

액정 디스플레이를 스캐닝하기 위한 시프트 레지스터는 여러 개스케이드단을 포함한다. 상기 캐스케이드단의 체인 내에 업스트림된 단의 출력 펄스에 응답하게 되는 입력 트랜지스터 스위치에 의해 주어진 단이 형성된다. 상기 입력 트랜지스터 스위치는 스위치된 풀-업 출력 트랜지스터의 제어 전극과 협력하여 캐패시턴스를 충전시킨다. 캐패시턴스 내의 전압은 다음에 클럭 신호가 발생할 때 출력 펄스를 출력 트랜지스터에 발생하기 위한 출력 트랜지스터를 조정한다. 클램핑 트랜지스터는 클럭 신호의 연속 펄스가 발생할 때 출력 펄스의 다른 발생을 방지하는 방식으로 캐패시턴스를 방전시킨다. 상기 클램핑 트랜지스터는 체인 내의 다운스트림된 단의 출력 펄스에 응답하게 된다. 제어 전극에서 발생된 임피던스는 클램핑 동작 발생 이후에 실제로 보다 크게 되고, 수직 간격의 최고 동안 하이를 유지한다.

Description

시프트 레지스터
제 1 도는 다수의 캐스케이드단(cascaded stages)을 포함하는 종래 기술의 시프트 레지스터의 블럭 다이어그램.
제 2 도는 제 1 도의 시프트 레지스터에 이용될 수 있는 공지된 시프트 레지스트단의 개략적인 다이어그램.
제 3 도는 본 발명은 구체화되하 시프트 레지스터의 개략적인 다이어그램.
제 4 도는 제 3 도에 설명된 다수의 단의 캐스케이트 접속을 포함하는 시프트 레지스터의 블럭 다이어그램.
제 5 도는 제 3 도에 설명된 단을 이용하는 제 4 도의 시프트 레지스터의 각각의 노드에서 발생하는 출력 신호 및 각각의 클럭 신호의 관련된 타이밍을 나타내는 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
11 : 스캔 트랜지스터단, 13 : 출력 단자,
14 : 공급 접속부, 16 내지 21 : 트랜지스터,
100 : 시프트 레지스터, 101 : 클럭 발생기
본 발명은 일반적으로 시프트 레지스터에 관한 것으로, 특히, 액정 디스플레이의 선택 라인 스케너로서 이용될 수 있는 시프트 레지스터단에 관한 것이다.
액정 텔레비젼 및 컴퓨터 디스플레이(LCD)는 본 기술분야에 이미 공지되어 있다. 예를 들어, G. G. Gillette 등에게 1988년 5월 3일 및 1988년 8월 23일자 허여된 미국 특허 제 4,742,346호 및 제 4,766,430호를 참고한다. 그들 특허에 기재된 형태의 디스플레이는 데이타 라인 및 선택 라인의 교차(crossover)로 배열된 액정 셀의 매트릭스를 포함한다. 그 여러 선택 라인은 선택 라인 스캐너에 의해 순차로 선택되어 디스플레이의 수평 라인을 형성한다. 그 여러 데이타 라인은 선택 라인들이 순차로 선택될 때 액정 셀의 컬럼에 휘도(brightness)[그레이 스케일(gray scale)]신호를 인가한다.
바람직하게는, 디스플레이될 수평 라인을 선택하는 선택라인 스캐너를 구동시키는 구동 회로가 동일한 기판에 직접 제조되고, 액정 셀이 제조될 때 동시에 제조되는 것이다. 또한, 다수의 데이타 라인과 선택 라인이 텔레비젼 또는 컴퓨터 디스플레이에 필요하고, 작은 픽셀 피치(pitch)가 구동 회로의 설계를 위해 사용가능한 공간을 제한하기 때문에, 가능하면 심플한 회로를 유지하는 것이 바람직하다.
제 1 도는 액정 디스플레이 장치로 집적될 수 있는 스캔레지스터로, D. Plus 에게 1993년 6월 22일자로 허여된 미국 특허 제 5,222,082 호에 기재된 것 같은 공지된 스캔 레지스터의 한 예를 설명한다. 상기 레지스터는 스캔 레지스터단(STAGE)(11)의 상이한 하나에 인가되는 클럭 위상 중 상이한 위상을 갖는 다중 위상 클럭 신호(C1, C2, C3)에 의해 구동된다.
제 2 도는 스캔 레지스터단 중 하나를 상세히 설명한다.
그 스캔 레지스터단은 트랜지스터(18 및 19)를 포함하는 입력 섹션, 트랜지스터(20 및 21)를 포함하는 중간 섹션과, 트랜지스터(16 및 17)를 포함하는 출력 섹션을 포함한다.
상기 출력 섹션은 푸시-풀 중폭기로서 배열되어 그 공급 접속부(14)에 접속된 클럭 공급 전위를 갖는다. 한 출력은 트랜지스터(16 및 17)의 상호 접속부에서 액세스된다.
상기 입력 섹션은 스위치 증폭기로서 배열되어, 출력 섹션의 공급 단자에 인가되는 클럭 위상 동안 예정된 전위를 나타낸다. 입력단의 출력 신호(P1)는 출력 트랜지스터(16)를 구동하기 위해 인가된다. 특히, 그후 P1은 트랜지스터(18)의 게이트 전극에 인가되는 입력 신호로서 출력된다. 단자(14)에 인가되는 클럭 위상이 하이로 되고, 하이 레벨로 출력 단자(13)에서 변화될 때 그 입력 섹션의 출력은 하이로 될 것이다. 노드(P1)에서 하이 레벨은 입력 신호가 로우 레벨일 때 클럭 위상(C3)의 발생까지 노드(P1)에서 유지된다. 그로 인해, 출력(13)에 대한 충전 경로를 제공하는 클럭(C1)이 하이로 될 때와, 출력 노드(13)를 방전하기 위한 경로를 제공하는 클럭(C1)이 로우 레벨로 될 때, 출력 트랜지스터(16)의 게이트는 하이 레벨로 될 것이다.
상기 중간 섹션은 입력 신호에 응답하는 클럭 반전 증폭기로서 배열된다. 그 중간단의 출력은 출력단의 풀-다운 트랜지스터(17)의 게이트 전극에 결합된다. 그 중간단은 풀-업 및 풀-다움 트랜지스트(20 및 21)를 각각 포함한다. 트랜지스터(21)의 컨덕턴스는 트랜지스터(20)의 컨덕턴스 보다 크기 때문에, 두 트랜지스터(20 및 21) 모두가 동시에 전도 상태로 된다면, 노드(P2)에서 출력 전위는 로우 레벨로 유지할 것이다. 그로 인해, 입력 신호가 하이일 때 그 트랜지스터(20)에 인가되는 클럭이 하이로 된다면, 그 출력 트랜지스터(17)을 비전도 사태로 유지될 것이다. 그러나, 단이 스캔 레지스터로서 적용되기 때문에, 입력 신호 펄스는 비교적 빈번하게 발생한다. 그 결과, 노드(P2)에서는 클럭 위상(C3)의 모든 클럭 펄스에 대해 통상적으로 높게 충전되고, 출력 트랜지스터(17)는 통상적으로 전도 상태로 될 것이다.
트랜지스터(18 및 20)의 드레인은 약 16 볼트의 비교적 포지티브 바이어싱(positive biasing) 전압(VDD)을 수신한다.
그로 인해 노드(P2)는 약 16 볼트에서 통상적으로 바이어스된다.
상기는 시간이 흐름에 따라 그들 각각의 한계 전압이 상당히 상승되는 경향이 있는, 트랜지스터(19 및 17)의 게이트 전극상의 과잉 스트레스를 발생시킨다. 트랜지스터(19)의 한계 전압이 증가할 때, 노드(P1)를 방전할 수 있는 능력을 감소시키고, 트랜지스터(16)를 턴-오프시키는데 보다 많은 시간이 필요하게 된다. 그 결과, 클럭(C1) 전압의 약간 출력 노드(13)로 누설될 수 있고, 픽셀의 LCD 로우를 오류로 어드레스할 뿐만 아니라 다음의 레지스터단에 바람직하지 못한 영향을 끼치게 된다.
상기 시프트 레지스터에서 트랜지스터의 게이트 전극상의 상기 언급한 과잉 스트레스를 감소시키는 것이 바람직한데, 예를 들어, 시프트 레지스터의 각각의 단의 단지 4개의 트랜지스터를 이용하여 감소시키는 것이 바람직하다.
본 발명의 한 관점을 구체화하는 시프트 레지스터는 위상 고정 클럭 신호를 발생하기의한 장치와 다수의 캐스캐이드단을 포함한다. 상기 캐스케이트단 중 주어진 한 캐스케이트단은 클럭 신호의 제 1 클럭 신호에 응답하여 주어진 단의 출력에서 출력 펄스를 발생하기 위한 출력 트랜지스터를 포함한다. 상기 주어진 단은 한 클럭 신호가 제 1 클럭 신호 발생에 대해 위상 시프트될 때 캐스케이트단 중 제 2 캐스케이드단 출력에서 발생되는 출력 펄스에 응답하게 되는 입력 스위칭 장치를 포함한다. 상기 입력 스위칭 트랜지스터는 캐패시턴스에 저장된 제어 신호를 발생한다. 상기 캐패시턴스는 출력 트랜지스터의 제어 전극에 결합된다. 그 제어 신호는 제 1 클럭 신호가 발생할 때 주어진 단의 출력 펄스를 발생하는 출력 트랜지스터를조정한다. 한 클램핑 트랜지스터는 출력 트랜지스터의 제어 전극에 결합된 전도 경로를 갖고, 제 1 클럭 신호 발생에 대하여 한 제어 신호가 위상 시프트될 때 여러 캐스케이트단 중 한 단의 출력에서 발생하는 출력 펄스에 응답하게 된다. 상기 클램핑 트랜지스터는 제 1 클럭 신호의 다음 펄스가 발생할 때 출력 펄스 발생으로부터 출력 트랜지스터를 보호하기 위한 레벨까지 상기 제어신호를 클램프한다. 그 신호가 클램프된 이후에, 상기 클램핑 트랜지스터는 신호가 클램프될 때보다 실제 더 높은 출력 트랜지스터의 제어 전극내에 임피던스를 발생한다.
도면에 있어서, 제 3 도는 본 발명의 한 관점을 실시하는, 제 4 도의 시프트 레지스터(100)의 전형적인 단(STAGE)(3)을 설명한다. 제 3 도 및 제 4 도의 동일한 부호와 번호는 동일한 항목 및 기능을 나타낸다.
제 4 도의 시프트 레지스터(100)에 있어서, 단(STAGE)(n-1, n, n+1 및 n+2)은 캐스케이트 구성으로 서로 결합되어 있다. 주어진 단의 출력 신호는 체인 내의 바로 다음 단의 입력이 인가된다. 예를 들어, 레지스터(100)의 체인 내의 이전단(n-1)의 출력 펄스(OUTn-1)는 제 3 도의 단(n)의 입력 단자(12)에 인가된다. 예시적으로, 단지 4개의 단(n-1, n, n+1 및 n+2)이 도시되어 있다. 그러나, 레지스터(100)의 체인 내의 단(n)의 전체 수는 실제로 보다 많다. 제 4 도의 클럭 발생기(101)는 제 5 도에 도시된 파형을 갖는 3개의 위상 클럭 신호인 클럭 신호(C1, C2, 및 C3)을 발생한다. 제 3 도 내지 제 5 도의 동일한 부호 및 번호는 동일한 항목 또는 기능을 나타낸다.
제 5 도의 신호(OUTn-1)의 펄스는 클럭 신호(C3)의 펄스가 단(n-1)에 인가될 때 발생한다. 제 3 도의 신호(OUTn-1)는 단(n)의 입력 단자(12)에서 발생한다. HIGH 레벨에서 신호(OUTn-1)는 제어 신호(P1)를 발생하기 위한 단자(18a)에 스위치로서 동작하는 트랜지스터(18)를 통해 인가된다. HIGH 레벨에서 신호(P1)는 도시하지 않은 중간-전극 캐패시턴스(inter-electrode capacitance)와, 캐패시터(CB) 내에 임시로 저장된다. 제 3 도의 출력 트랜지스터(16)의 게이트에서 발생하는 신호(P1)는 전도 상태를 위해 출력 트랜지스터(16)를 조정한다. 제 5 도의 클럭 신호(C1)가 발생할 때, 제 3 도의 단자(14) 또는, 트랜지스터(16)의 전극에서 발생되는 신호(C1)는 가상(phantom)으로 중간-전극 캐패시턴스(CP) 및 캐패시턴스(CB)를 통해 트랜지스터(16)의 게이트 전극 또는 단자(18a)에 인가되어, 조정된 트랜지스터(16)를 턴-온 시킨다. 결과적으로, 출력 펄스 신호(OUTn)는 드레인 단자(13)에서 발생된다. 출력 신호(OUT)는 제 4 도의 다음 단(n+1)의 입력 단자에 인가된다.
단(n+1)은 단(n)에서 클럭 신호(C1) 대신에 클럭 신호(C2)를 사용하는 것을 제외하고 단(n)과 유사하게 동작하여, 상응하는 트랜지스터를 턴-온 시킨다. 클럭 신호(C1)가 비활성 LOW 레벨에 도달할 때, 트랜지스터(16)는 신호(P1)가 로우로 될 때까지 온-상태를 유지한다. 신호(OUT)는 클럭 신호(C1)가 로우로 될 때 트랜지스터(16)를 통한 방전에 의해 로우로 된다. 단자(13)에 결합되어 풀-다운 저항기로서 동작하는 트랜지스터(17)는 신호(OUTn)를 발생하여 비활성 LOW 레벨로 다시 도달한다.
트랜지스터(25)는 트랜지스터(25)가 전도 상태로 될 때 풀-업 트랜지스터(16)를 턴-오프시키기에 충분한 기준 전위점과 단자(18a) 사이에 결합된 드레인-소스 전도 경로를 갖는다.
트랜지스터(25)의 게이트는 제 4 도의 체인에서 다음 단(n+2)의 출력 단자에 결합되고, 출력 신호(OUTn+2)에 의해 제어된다.
제 5 도의 신호(OUTn+2)의 펄스는 클럭 신호(C3)와 동시에 발생한다. 신호(OUTn+2)의 펄스는 제 3 도의 트랜지스터(25)에 의해 단자(18a)에서 상기 언급한 중간-전극 캐패시턴스(CP)를 방전하도록 한다. 제 5 도의 신호(OUTn+2)의 펄스의 리딩 엣지[LE(n+2)]는 클럭 신호(C1)의 다음 펄스의 리딩 엣지[C1(LE)] 이전에 발생한다. 그러므로, 제 3 도의 트랜지스터(25)는 클럭 신호(C1)의 바로 다음의 펄스가 발생할 때 신호(OUTn)의 부가 펄스 발생으로부터 트랜지스터(16)를 보호하는 레벨까지 단자(18a)에서 신호를 클램프한다.
제 4 도의 레지스터(100)의 각각의 출력 단자에서 펄스, 예를 들어, 제 5 도의 신호(OUTn+2)의 펄스는 약 16.6 밀리초의 수직 간격 동안 오직 한번 발생한다. 그러므로, 제 3 도의 단(n)의 스위치된 트랜지스터(18, 16 및 25) 중 어느 트랜지스터도 각각의 시간 간격동안 한 클럭 주기 이외의 전도동안 바이어스되지 않는다. 따라서, 유리하게, 스위치된 트랜지스터중 어느 트랜지스터도 빈번하게 스트레스 받는 일이 없다. 단지 연속 전도 상태를 위해 바이어스되는 스위치되지 않은 트랜지스터, 즉, 트랜지스터(17)만이 크게 스트레스 받지 않는다. 그 이유는 전도 상태일 때 스위치된 트랜지스터(18, 25 및 16)의 게이트 전압과 비교할 때 비교적 낮은 전위에서 그 게이트 전압이 유지될 수 있기 때문이다. 그러므로, 트랜지스터(17)는 풀-다운 트랜지스터로서 연속으로 동작한다.
본 발명의 한 관점에 따라, 단자(18a)에서 임피던스는 수직 간격의 최고동안 높게 된다. 단지 트랜지스터(18 또는 25)가 전도될 때만 단자(18a)에서 임피던스는 낮게 된다. 유리하게, 그와 같은 장치는 전체 레지스터 단에 대해 단지 4 개의 트랜지스터의 이용을 가능하게 한다.
상호 접속된 트랜지스터(18)의 게이트 및 드레인 전극은 다이오드로서 동작하는 트랜지스터(18)이다. 그러므로, 트랜지스터(18)는 다이오드로서 대치될 수 있다. 트랜지스터(18)에 접속된 다이오드는 전도에 대한 트랜지스터(16)를 조정하기 위한 입력 펄스 진폭(마이너스 한계값)으로 단자(18a)에서 중간-전극 캐패시턴스를 충전한다.
상기 설명한 것처럼, 트랜지스터(25)는 결과적으로 단자(18a)의 전하를 방전시킨다. 트랜지스터(18)에 결합된 다이오드가 단일 방향성으로 전도되기 때문에, 단자(18a)에서의 전위는 출력 트랜지스터(16)의 공급 단자(14)에 인가되는 클럭 신호(C1)가 하이로 될 때 보다 높은 전위로 유리하게 증가시킬 수 있다. 캐패시턴스(CB)를 포함하는 풀-업 트랜지스터(16)의 게이트-드레인 및 게이트-소스 캐패시턴스는 단자(14 및 13)에서 클럭 신호(C1)의 전압의 연속부를 단자(18a)에 결합시켜, 트랜지스터(16)를 턴-온 시킨다.
제 5 도의 출력 펄스(OUTn-1 내지 OUTn+3)는 오버래핑(over lapping)으로서 도시되어 있다. 오버랩량은 클럭 위상이 오버랩하는 량의 함수이다. 따라서, 소정의 출력 펄스 오버랩은 클럭 위상 오버랩을 조정하여 특정 응용에 대해 조정가능하게 되어 있다.

Claims (12)

  1. 다수의 위상 시프트된 클럭 신호를 발생하기 위한 수단과,
    다수의 캐스케이드단, 상기 캐스케이드단 중 주어진 한 캐스케이드단을 구비한 시프트 레지스터에 있어서,
    상기 클럭 신호의 제 1 클럭 신호에 응답하여 상기 주어진 단의 출력에서 출력 펄스를 발생하기 위한 출력 트랜지스터;
    상기 캐스케이드단의 제 2 출력에서 발생되는 출력에 응답하여, 인가되는 한 클럭 신호가 상기 제 1 클럭 신호 발생에 대해 위상 시프트될 때, 상기 주어진 단 내의 상기 출력 트랜지스터의 제어 전극에 결합된 캐패시턴스에 저장된 제어 신호로, 상기 제 1 클럭 신호가 발생할 때 상기 주어진 단의 상기 출력 펄스를 발생하는 상기 출력 트랜지스터를 조정하는 제어 신호를 발생하기 위한 입력 스위칭 수단과;
    상기 출력 트랜지스터의 상기 제어 전극에 결합된 전도 경로를 가지고, 상기 제 1 클럭 신호 발생에 대하여, 한 클럭 신호가 위상 시프트될 때 상기 캐스케이드 단의 제 3 단 출력에서 발생되는 출력 펄스에 대해 그 제어 전극에서 응답하게 되어, 상기 제 1 클럭 신호의 다음 펄스가 발생할 때 한 출력 펄스 발생으로부터 상기 출력 트랜지스터를 보호하는 레벨로 상기 주어진 단 내의 상기 제어 신호를 클램핑하며, 상기 신호가 클램프된 이후에, 상기 신호가 클램프되었을 때보다 더 큰 상기 출력 트랜지스터의 상기 제어 전극 내의 임피던스를 발생하는 클램핑 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
  2. 제 1 항에 있어서,
    상기 캐패시턴스는 상기 출력 트랜지스터의 전극 사이에 형성되는 것을 특징으로 하는 시프트 레지스터.
  3. 제 1 항에 있어서,
    상기 주어진 단의 상기 출력에 풀-다운 트랜지스터가 결합되고, 상기 출력 트랜지스터는 풀-업 동작을 제공하는 것을 특징으로 하는 시프트 레지스터.
  4. 제 3 항에 있어서,
    상기 풀-다운 트랜지스터는 비스위치(non-switched)된 것을 특징으로 하는 시프트 레지스터.
  5. 제 4 항에 있어서,
    상기 스위칭 수단과 트랜지스터 및 다이오드 중 하나를 포함하는 것을 특징으로 하는 시프트 레지스터.
  6. 제 1 항에 있어서,
    상기 단 내의 스위칭 소자의 전체 수는 3 보다 크지 않는 것을 특징으로 하는 시프트 레지스터.
  7. 제 1 항에 있어서,
    상기 클램핑 트랜지스터는 상기 주어진 단의 다운스트림된 상기 제 3 단의 출력 펄스에 응답하게 되는 것을 특징으로 하는 시프트 레지스터.
  8. 상이한 위상의 다수의 클럭 신호 소스와,
    레지스터단의 캐스케이드 접속부를 구비하여, 연속 위상의 클럭 신호가 연속 레지스터단에 주기적으로 결합되어 있는 스캐닝 레지스터에 있어서,
    상기 각각의 단은, 인접한 이전의 레지스터단의 출력 단자에 결합된 입력 단자 및 인접한 다음 레지스터단의 입력 단자에 결합된 출력 단자;
    각각의 클럭 신호에 결합된 공급 단자를 가지며,
    트랜지스터와 상기 공급 단자 양단에 결합된 임피더스의 직렬 접속부, 상기 트랜지스터 및 상기 임피던스의 상호 접속부와, 상기 트랜지스터의 제어 전극에서 입력 접속부를 포함하는 소스 폴로워 증폭기와,
    상기 소스 폴로워 증폭기의 입력 접속부에 결합된 출력과 상기 입력 단자의 결합된 입력을 가지고, 상기 트랜지스터 사이에 단방향으로 전류를 전도하기 위한 액티브 장치와, 상기 트랜지스터의 상기 제어 전극과 상기 트랜지스터를 비전도 시키기에 충분한 전위 사이에 결합된 주 전도 경로를 가지면서, 상기 캐스케이드 접속부 내에 다음 레지스터단의 출력 단자에 접속된 제어 전극을 갖는 다른 트랜지스터를 갖는 입력 단을 포함하는 것을 특징으로 하는 스캐닝 레지스터.
  9. 제 8 항에 있어서,
    상기 임피던스는 상기 상호 접속부와 공급 단자 사이에 결합된 주 전도 경로를 갖는 또 다른 트랜지스터이고, 상기 또다른 트랜지스터는 전도 상태일 때 상기 트랜지스터에 의해 나타나는 임피던스에 관해 비교적 높은 상기 또 다른 트랜지스터의 상기 주 전도 경로에 의해 나타나는 임피던스가 되는 값의 전위에 결합된 제어 전극을 포함하는 것을 특징으로 하는 스캐닝 레지스터.
  10. 제 8 항에 있어서,
    상기 단방향 전도 장치는 상기 입력 단자에 결합된 제어 전극과, 상기 트랜지스터의 제어 전극에 결합된 주 전도 경로를 갖는 또 다른 트랜지스터인 것을 특징으로 하는 스캐닝 레지스터.
  11. 제 8 항에 있어서,
    상기 단방향 전도 장치는 다이오드인 것을 특징으로 하는 스캐닝 레지스터.
  12. 제 8 항에 있어서,
    상기 다른 트랜지스터는 소스 폴로워 증폭기에 인가되는 클럭 신호가 상기 소스 폴로워 증폭기를 조정하는데 충분한 전위를 나타낼 때 고임피던스를 나타내도록 상기 입력단을 조정하게 될 다음 단의 출력 단자에 결합되어 출력 신호를 제공하는 것을 특징으로 하는 스캐닝 레지스터.
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