KR20050112358A

KR20050112358A - 게이트 구동회로 및 이를 갖는 표시장치

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Publication number: KR20050112358A
Application number: KR1020040037410A
Authority: KR
Inventors: 곽윤희; 이성영
Original assignee: 삼성전자주식회사
Priority date: 2004-05-25
Filing date: 2004-05-25
Publication date: 2005-11-30

Abstract

신호 왜곡을 방지할 수 있는 게이트 구동회로 및 이를 갖는 표시장치가 개시된다. 게이트 구동회로는 외부로부터 다수의 신호를 입력받는 배선부 및 배선부를 통해 다수의 신호를 입력받아 다수의 게이트 라인에 게이트 신호를 출력하는 다수의 스테이지로 이루어진 구동부를 포함한다. 배선부는 다수의 신호가 입력되는 구동부의 제1 측부에 인접하여 구비된 제1 신호배선 및 게이트 신호가 출력되는 구동부의 제2 측부에 인접하여 구비되어 다수의 게이트 라인과 교차하는 제2 신호배선으로 이루어진다. 따라서, 제1 신호배선으로 인가된 신호가 제2 신호배선에 의해서 지연되는 것을 방지할 수 있다.

Description

게이트 구동회로 및 이를 갖는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 신호 왜곡을 방지할 수 있는 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.

일반적으로, 액정표시장치는 영상을 표시하기 위한 액정표시패널을 구비한다. 액정표시패널은 영상을 표시하는 표시영역 및 표시영역에 인접하는 주변영역으로 이루어진다. 표시영역에는 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 화소가 구비된다. 화소 각각은 박막 트랜지스터 및 액정 커패시터로 이루어진다. 한편, 주변영역에는 게이트 라인들에 게이트신호를 출력하는 게이트 구동회로 및 데이터 라인들에 데이터신호를 출력하는 데이터 구동회로가 구비된다.

게이트 구동회로는 박막 트랜지스터와 동일한 공정을 통해 동시에 액정표시패널의 주변영역에 형성되고, 데이터 구동회로는 칩 형태로 이루어져 주변영역 상에 실장된다. 게이트 구동회로는 서로 종속적으로 연결된 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터를 포함하고, 스테이지 각각은 대응하는 게이트 라인에 연결되어 게이트신호를 출력한다. 게이트 구동회로는 쉬프트 레지스터에 각종 신호를 제공하는 신호배선들을 더 포함한다.

이처럼 게이트 구동회로에는 다수의 신호배선들이 구비되면, 신호배선들 사이에서 발생하는 기생 커패시턴스에 의해서 신호배선들로 제공된 신호들이 왜곡될 수 있다.

따라서, 본 발명의 목적은 신호 왜곡을 방지하기 위한 게이트 구동회로를 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기한 게이트 구동회로를 갖는 표시장치를 제공하는 것이다.

본 발명의 일 특징에 따른 게이트 구동회로는 외부로부터 다수의 신호를 입력받는 배선부 및 상기 배선부를 통해 상기 다수의 신호를 입력받아 다수의 게이트 라인에 게이트 신호를 출력하는 다수의 스테이지로 이루어진 구동부를 포함한다.

상기 배선부는 상기 다수의 신호가 입력되는 상기 구동부의 제1 측부에 인접하여 구비된 제1 신호배선 및 상기 게이트 신호가 출력되는 상기 구동부의 제2 측부에 인접하여 구비되어 상기 다수의 게이트 라인과 교차하는 제2 신호배선으로 이루어진다.

본 발명의 다른 특징에 따른 표시장치는 표시패널, 데이터 구동회로 및 게이트 구동회로를 포함한다. 상기 표시패널은 다수의 게이트 라인 및 다수의 데이터 라인을 구비하여 영상을 표시하고, 상기 데이터 구동회로는 상기 다수의 데이터 라인에 데이터 신호를 제공한다. 상기 게이트 구동회로는 외부로부터 다수의 신호를 입력받는 배선부를 및 구동부로 이루어진다. 상기 배선부는 상기 다수의 신호가 입력되는 상기 구동부의 제1 측부에 인접하여 구비된 제1 신호배선 및 상기 게이트 신호가 출력되는 상기 구동부의 제2 측부에 인접하여 구비되어 상기 다수의 게이트 라인과 교차하는 제2 신호배선을 포함한다. 상기 구동부는 상기 배선부를 통해 상기 다수의 신호를 입력받아 상기 다수의 게이트 라인에 게이트 신호를 제공하는 다수의 스테이지로 이루어진다.

이러한 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 제2 신호배선은 구동부의 제1 측부에 인접하여 구비되는 배선부의 제1 신호배선과 다르게 구동부의 제2 측부에 인접하여 구비된다. 따라서, 상기 제1 신호배선으로 인가된 신호가 상기 제2 신호배선에 의해서 지연되는 것을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 평면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치(500)는 제1 기판(100), 상기 제1 기판(100)과 마주보는 제2 기판(200) 및 상기 제1 기판(100)과 상기 제2 기판(200)과의 사이에 개재된 액정층(미도시)으로 이루어진 표시패널(300)을 포함한다.

상기 표시패널(300)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 이루어진다.

상기 표시영역(DA)에는 제1 내지 제n 게이트 라인(GL1 ~ GLn) 및 제1 내지 제m 데이터 라인(DL1 ~ DLm)이 구비된다. 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)은 제1 방향(D1)으로 연장되고, 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 절연되도록 교차한다. 따라서, 상기 표시영역(DA)에는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn) 및 제1 내지 제m 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 화소영역이 형성된다.

상기 각 화소영역에는 박막 트랜지스터(110) 및 상기 박막 트랜지스터(110)에 연결된 액정 커패시터(Clc)로 이루어진 화소가 구비된다. 예를 들어, 상기 박막 트랜지스터(110)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 연결되며, 드레인 전극이 상기 액정 커패시터(Clc)에 결합된다.

상기 제1 주변영역(PA1)은 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)의 일단부와 인접하는 영역이고, 상기 제1 주변영역(PA1)에는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로(350)가 형성된다. 상기 게이트 구동회로(350)는 상기 표시영역(DA)에 형성된 상기 박막 트랜지스터(110)와 동일한 공정을 통해 상기 박막 트랜지스터(110)와 동시에 상기 제1 주변영역(PA1)에 형성된다.

한편, 상기 제2 주변영역(PA2)은 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)의 일단부와 인접하는 영역이고, 상기 제2 주변영역(PA2)에는 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)에 데이터 신호를 출력하기 위한 데이터 구동칩(370)이 실장된다.

또한, 상기 제2 주변영역(PA2)의 일측에는 상기 액정표시패널(300)을 구동하기 위한 외부장치(미도시)와 상기 액정표시패널(300)을 전기적으로 연결하기 위한 연성회로기판(Flexible Printed Circuit Board; 이하, FPC)(400)이 더 부착된다.

상기 FPC(400)는 상기 데이터 구동칩(370)과 전기적으로 연결되어, 상기 외부장치로부터의 제1 제어신호를 상기 데이터 구동칩(370)으로 제공한다. 따라서, 상기 데이터 구동칩(370)은 상기 제1 제어신호에 응답하여 상기 데이터 신호를 출력한다. 한편, 상기 FPC(400)는 상기 데이터 구동칩(370)을 통해 상기 게이트 구동회로(350)와 연결되거나, 상기 게이트 구동회로(350)와 직접적으로 연결된다. 상기 FPC(400)는 상기 외부장치로부터의 제2 제어신호를 상기 게이트 구동회로(350)로 제공하고, 상기 게이트 구동회로(350)는 상기 제2 제어신호에 응답하여 상기 게이트 신호를 출력한다.

도 2는 도 1에 도시된 게이트 구동회로를 구체적으로 나타낸 도면이다.

도 2를 참조하면, 게이트 구동회로(350)는 서로 종속적으로 연결된 복수의 스테이지(SRC1 ~ SRCn+1)로 이루어져 게이트 신호를 순차적으로 출력하는 구동부(DS) 및 상기 구동부(DS)에 각종 제어신호를 제공하는 배선부(LS)를 포함한다. 여기서, n은 짝수이다.

상기 복수의 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 접지전압단자(V1), 리셋단자(RE), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.

상기 복수의 스테이지 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2,...SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 반전된 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다.

상기 제1 입력단자(IN1)에는 이전 스테이지의 상기 출력단자(OUT)로부터 출력된 신호가 인가되고, 상기 제2 입력단자(IN2)에는 다음 스테이지의 상기 캐리단자(CR)로부터 출력된 캐리가 인가된다.

여기서, 상기 첫 번째 구동 스테이지(SRC1)의 제1 입력단자(IN1)에는 이전 스테이지의 출력신호가 아닌 개시신호(STV)가 제공된다. 또한, n번째 스테이지(SRCn)의 제2 입력단자(IN2)에 출력신호를 제공하기 위하여 마련된 n+1번째 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 출력신호 대신에 상기 개시신호(STV)가 제공된다. 또한, 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 접지전압단자(V1)에는 상기 접지전압(VSS)이 제공되고, 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 상기 리셋단자(RE)에는 상기 n+1번째 스테이지(SRCn+1)로부터 출력된 신호가 제공된다.

상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 출력단자(OUT)에서는 상기 제1 클럭(CKV)이 출력되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 출력단자(OUT)에서는 상기 제2 클럭(CKVB)이 출력된다. 상기 n 개의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)는 상기 표시영역(DA, 도 1에 도시됨)에 구비된 제1 내지 제n 게이트 라인(GL1 ~ GLn) 중 대응하는 게이트 라인에 전기적으로 연결된다. 따라서, 상기 구동부(DS)는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)에 순차적으로 게이트 신호를 출력한다.

상기 배선부(LS)는 상기 구동부(DS)에 인접하여 구비되고, 상기 배선부(LS)는 서로 평행하도록 연장된 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 접지전압배선(SL4) 및 리셋배선(SL5)을 포함한다.

상기 리셋배선(SL5)은 각 스테이지의 제1 및 제2 클럭단자(CK1, CK2)가 구비된 상기 구동부(DS)의 제1 측부에 가장 인접하도록 구비되고, 상기 제2 클럭배선(SL3)은 상기 리셋배선(SL5) 다음으로 상기 제1 측부와의 이격 거리가 좁아지도록 상기 리셋배선(SL5)에 인접하여 배치된다. 상기 제1 클럭배선(SL2)은 상기 제2 클럭배선(SL3) 다음으로 상기 제1 측부와의 이격 거리가 좁아지도록 상기 제2 클럭배선(SL3)에 인접하여 배치된다. 또한, 상기 접지전압배선(SL4)은 상기 제1 측부와의 이격 거리가 다른 배선들보다 크도록 최외곽에 배치된다.

상기 제1 클럭(CKV)은 상기 제1 클럭배선(SL2)을 통해 상기 홀수번째 스테이지(SRC1, SRC3, ... SRCn+1)의 제1 클럭단자(CK1) 및 상기 짝수번째 스테이지(SRC2,...SRCn)의 제2 클럭단자(CK2)로 제공된다. 상기 제2 클럭(CKVB)은 상기 제2 클럭배선(SL3)을 통해 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제2 클럭단자(CK2) 및 상기 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1)로 제공된다. 또한, 상기 접지전압(VSS)은 상기 접지전압배선(SL4)을 통해 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 접지전압단자(V1)로 제공되고, 상기 리셋신호(RESET)는 상기 리셋배선(SL5)을 통해 상기 복수의 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)로 제공된다.

한편, 상기 개시신호배선(SL1)은 각 스테이지의 출력단자(OUT)가 구비된 상기 구동부(DS)의 제2 측부에 인접하여 구비된다. 상기 개시신호배선(SL1)은 외부로부터 제공된 상기 개시신호(STV)를 상기 첫 번째 스테이지(SRC1) 및 마지막 스테이지(SRCn+1)에 제공하기 위하여 상기 첫 번째 스테이지(SRC1)부터 상기 마지막 스테이지(SRCn+1)까지 연장된다. 따라서, 상기 개시신호(STV)는 상기 개시신호배선(SL1)을 통해 상기 첫 번째 스테이지(SRC1)의 제1 입력단자(IN1) 및 상기 마지막 스테이지(SRCn+1)의 제2 입력단자(IN2)로 제공된다.

상기 개시신호배선(SL1)이 상기 첫 번째 스테이지(SRC1)부터 상기 마지막 스테이지(SRCn+1)까지 연장되므로, 상기 개시신호배선(SL1)은 상기 복수의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)에 일대일 대응하도록 연결된 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 교차한다.

이후, 도 3 및 도 4를 참조하여 상기 개시신호배선(SL1)과 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과의 위치 관계를 구체적으로 설명한다.

도 3은 도 2에 도시된 A 부분과 B 부분을 확대하여 나타낸 도면이고, 도 4는 도 3에 도시된 절단선 C - C`와 절단선 D - D`에 따른 단면도이다.

도 3을 참조하면, 배선부(LS)에는 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 접지전압배선(SL4) 및 리셋배선(SL5)이 구비된다. 또한, 상기 배선부(LS)에는 상기 접지전압배선(SL4)을 구동부(DS, 도 2에 도시됨)의 각 스테이지에 연결시키는 제1 연결배선(CL1), 상기 제1 클럭배선(SL2)을 상기 각 스테이지에 연결시키는 제2 연결배선(CL2) 및 상기 제2 클럭배선(SL3)을 상기 각 스테이지에 연결시키는 제3 연결배선(CL3)이 더 구비된다.

상기 제1 내지 제3 연결배선(CL1 ~ CL3)은 상기 접지전압배선(SL4), 제1 클럭배선(SL2) 및 제2 클럭배선(SL3)으로부터 상기 구동부(DS) 측으로 각각 연장된다. 따라서, 상기 제1 내지 제3 연결배선(CL1 ~ CL3)들은 상기 신호배선들(SL2 ~ SL5)과 서로 다른 층에 구비되는 것이 바람직하다.

도 4에 도시된 바와 같이, 상기 접지전압배선(SL4), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)은 제1 금속막으로 이루어져 제1 기판(100) 상에 형성되고, 그 위로 게이트 절연막(GI)이 형성된다. 상기 게이트 절연막(GI)은 제1 내지 제3 콘택영역(C1 ~ C3)에서 상기 접지전압배선(SL4), 제1 클럭배선(SL2) 및 제2 클럭배선(SL3)을 일부분 노출시킨다. 상기 게이트 절연막(120) 위로는 제2 금속막으로 이루어진 상기 제1 내지 제3 연결배선(CL1 ~ CL3)이 형성되고, 그 위로 보호막(130)이 형성된다. 상기 보호막(130)은 상기 제1 내지 제3 콘택영역(C1 ~ C3)에서 상기 제1 내지 제3 연결배선(CL1 ~ CL3)의 일부분을 노출시킨다.

상기 보호막(130) 위로는 상기 제1 콘택영역(C1)에서 상기 접지전압배선(SL4)과 상기 제1 연결배선(CL1)을 전기적으로 연결시키는 제1 금속전극(E1)이 형성된다. 또한, 상기 제2 콘택영역(C2)에서 상기 제1 클럭배선(SL2)과 상기 제2 연결배선(CL2)을 전기적으로 연결시키는 제2 금속전극(E2)이 형성된다. 상기 제3 콘택영역(C3)에서 상기 제2 클럭배선(SL3)과 상기 제3 연결배선(CL3)을 전기적으로 연결시키는 제3 금속전극(E3)이 형성된다. 이때, 상기 제1 내지 제3 금속전극(E1 ~ E3)은 투명한 도전성 물질로 이루어진다. 예를 들어, 상기 투명성 도전성 물질은 인듐 틴 옥사이드(Indium Tin Oxide; 이하, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide; 이하, IZO)를 포함한다.

다시 도 3 및 도 4를 참조하면, 상기 개시신호배선(SL1)은 제1 및 제2 게이트 라인(GL1, GL2)과 교차한다. 상기 제1 게이트 라인(GL1)은 상기 접지전압배선(SL4), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)과 동일하게 상기 제1 금속막으로 이루어져 상기 기판(100) 상에 형성된다. 상기 제1 게이트 라인(GL1) 상에는 게이트 절연막(120)이 형성되고, 상기 개시신호배선(SL1)은 상기 게이트 절연막(120) 상에 형성되어 상기 제1 게이트 라인(GL1)과 전기적으로 절연된다.

이때, 상기 개시신호배선(SL1)과 상기 제1 게이트 라인(GL1)과의 사이에서 발생하는 기생 커패시턴스를 감소시키기 위하여 상기 개시신호배선(SL1)은 상기 제1 게이트 라인(GL1)과 교차된 영역에서 제1 폭(W1)보다 감소된 제2 폭(W2)을 갖는다.

이처럼, 상기 개시신호배선(SL1)을 첫 번째 스테이지(SRC1, 도 2에 도시됨) 뿐만 아니라 마지막 스테이지(SRCn+1, 도 2에 도시됨)에 전기적으로 연결시킬 경우, 상기 개시신호배선(SL1)은 다른 신호배선들(SL2 ~ SL5)과는 다르게 상기 구동부(DS)의 제2 측부에 구비된다. 따라서, 상기 다른 신호배선들(SL2 ~ SL5)과 상기 개시신호배선들(SL1)과의 사이에서 발생하는 기생 커패시턴스를 감소시킬 수 있다.

특히, 상기 접지전압배선(SL4), 제1 및 제2 클럭배선(SL2, SL3)에는 항상 접7지전압(VSS), 제1 및 제2 클럭(CKV, CKVB)이 각각 제공되지만, 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn) 각각에는 프레임에 한번씩만 게이트 신호가 출력된다. 종래와 같이, 상기 제2 클럭배선(SL3)과 상기 구동부(DS)와의 사이에 상기 개시신호배선(SL1)을 위치시키면, 상기 제1 내지 제3 연결배선(CL1 ~ CL3)은 상기 개시신호배선(SL1)과 교차된다. 이로써, 상기 제1 내지 제3 연결배선(CL1 ~ CL3)을 통해 제공되는 신호들이 왜곡되지만, 본 발명의 일 실시예에서와 같이 상기 개시신호배선(SL1)을 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 교차시키면 상기 개시신호배선(SL1)에 의한 상기 신호들의 왜곡을 방지할 수 있다.

이와 같은 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 개시신호배선은 구동부의 제1 측부에 인접하여 구비되는 배선부의 다른 배선들과 다르게 구동부의 제2 측부에 인접하여 구비된다.

따라서, 상기 개시신호배선과 제1 내지 제3 연결라인이 교차하는 것을 방지하여 상기 제1 내지 제3 연결라인을 통해 상기 구동부로 인가되는 신호들이 왜곡되는 것을 방지할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 3은 도 2에 도시된 A 부분과 B 부분을 확대하여 나타낸 도면이다.

도 4는 도 3에 도시된 절단선 C - C`와 D - D`에 따른 단면도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 제1 기판 200 : 제2 기판

300 : 표시패널 350 : 게이트 구동회로

370 : 데이터 구동회로 400 : 연성회로기판

500 : 표시장치

Claims

외부로부터 다수의 신호를 입력받는 배선부; 및

상기 배선부를 통해 상기 다수의 신호를 입력받아 다수의 게이트 라인에 게이트 신호를 출력하는 다수의 스테이지로 이루어진 구동부를 포함하고,

상기 배선부는,

상기 다수의 신호가 입력되는 상기 구동부의 제1 측부에 인접하여 구비된 제1 신호배선; 및

상기 게이트 신호가 출력되는 상기 구동부의 제2 측부에 인접하여 구비된 제2 신호배선을 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제1 신호배선은,

상기 다수의 스테이지에 제1 클럭을 제공하는 제1 클럭배선;

상기 다수의 스테이지에 상기 제1 클럭과 반전된 위상을 갖는 제2 클럭을 제공하는 제2 클럭배선; 및

상기 다수의 스테이지에 접지전압을 제공하는 접지전압배선을 포함하는 것을 특징으로 하는 게이트 구동회로.
제2항에 있어서, 상기 제1 신호배선은 다수의 스테이지 중 마지막 스테이지로부터 출력된 게이트 신호를 상기 다수의 스테이지로 제공하여 상기 다수의 스테이지를 리셋시키기 위한 리셋배선을 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제2 신호배선은 개시신호를 입력받아 상기 다수의 스테이지 중 첫 번째 스테이지 및 마지막 스테이지로 제공하는 개시신호배선인 것을 특징으로 하는 게이트 구동회로.
제4항에 있어서, 상기 게이트 라인과 상기 개시신호배선과의 사이에 개재되어, 상기 게이트 라인과 상기 개시신호배선을 전기적으로 절연시키기 위한 절연막을 더 포함하고,

상기 개시신호배선은 상기 다수의 게이트 라인과 교차하는 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 개시신호배선의 폭은 상기 다수의 게이트 라인과 교차된 영역에서 좁아진 것을 특징으로 하는 게이트 구동회로.
다수의 게이트 라인 및 다수의 데이터 라인을 구비하여 영상을 표시하는 표시패널;

외부로부터 다수의 신호를 입력받는 배선부, 및 상기 배선부를 통해 상기 다수의 신호를 입력받아 상기 다수의 게이트 라인에 게이트 신호를 제공하는 다수의 스테이지로 이루어진 구동부를 포함하는 게이트 구동회로; 및

상기 다수의 데이터 라인에 데이터 신호를 제공하는 데이터 구동회로를 포함하고,

상기 배선부는,

상기 다수의 신호가 입력되는 상기 구동부의 제1 측부에 인접하여 구비된 제1 신호배선; 및

상기 게이트 신호가 출력되는 상기 구동부의 제2 측부에 인접하여 구비된 제2 신호배선을 포함하는 것을 특징으로 하는 표시장치.
제7항에 있어서, 상기 제2 신호배선은 개시신호를 입력받아 상기 다수의 스테이지 중 첫 번째 스테이지 및 마지막 스테이지에 개시신호로 개시신호배선인 것을 특징으로 하는 표시장치.