KR20050050239A

KR20050050239A - 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법

Info

Publication number: KR20050050239A
Application number: KR1020030083941A
Authority: KR
Inventors: 박광섭
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-11-25
Filing date: 2003-11-25
Publication date: 2005-05-31

Abstract

본 발명은 서로 다른 금속층을 접속시키는 컨택 전극의 오픈 불량을 방지할 수 있는 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.

본 발명의 박막 트랜지스터 기판은 기판 위에 형성된 제1 도전층의 신호 라인과; 제1 절연층을 사이에 두고 상기 제1 도전층과 일부가 중첩되게 형성된 제2 도전층의 신호 라인과; 상기 제2 도전층 위에 형성된 제2 절연층과; 상기 제1 및 제2 절연층을 관통하여 상기 제1 도전층을 노출시키는 제1 컨택홀과; 상기 제1 컨택홀과 인접하도록 상기 제2 절연층을 관통하여 상기 제2 도전층을 노출시키는 제2 컨택홀과; 상기 제1 및 제2 도전층을 접속시키기 위하여 상기 제1 및 제2 컨택홀에 걸쳐 형성되며, 상기 제1 및 제2 컨택홀 사이의 제1 경로와 그 제1 경로를 우회하는 제2 경로를 포함하는 컨택 전극을 구비한다.

Description

표시 소자용 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate for Display Device And Method For Fabricating The Same}

본 발명은 표시 소자에 적용되는 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 컨택 전극의 오픈 불량을 방지할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.

액정 패널은 서로 대향하는 박막 트랜지스터 기판 및 칼러 필터 기판과, 두 기판 사이에 주입된 액정과, 두 기판 사이의 셀갭을 유지시키는 스페이서를 구비한다.

박막 트랜지스터 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치 소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔 신호에 응답하여 데이터 라인에 공급되는 화소 신호를 화소 전극에 공급한다.

칼라 필터 기판은 액정셀 단위로 형성된 칼라 필터들과, 칼러 필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준 전압을 공급하는 공통 전극과, 그들 위에 도포되는 배향막으로 구성된다.

액정 패널은 박막 트랜지스터 기판과 칼라 필터 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.

특히 박막 트랜지스터 기판은 제조 공정 후에 신호 라인들의 쇼트(Short), 오픈(Open) 등과 같은 신호 라인 및 박막 트랜지스터 불량 등을 검출하기 위한 신호 검사 과정을 거치게 된다. 신호 검사 과정을 위하여 박막 트랜지스터 기판에는 게이트 라인들과 데이터 라인들 각각을 오드(Odd) 라인들과 이븐(Even) 라인들로 구분하여 접속된 오드 쇼팅바와 이븐 쇼팅바가 마련된다.

구체적으로, 박막 트랜지스터 기판은 도 1에 도시된 바와 같이 게이트 라인(GL)과 데이터 라인(DL)의 교차로 정의된 화소 영역에 형성된 박막 트랜지스터(TFT) 및 화소 전극(PXL)과, 데이터 라인(DL)과 접속된 오드 및 이븐 데이터 쇼팅바(ODSB, EDSB)와, 게이트 라인(GL)과 접속된 오드 및 이븐 게이트 쇼팅바(OGSB, EGSB)를 구비한다. 쇼팅바들(ODSB, EDSB, OGSB, EGSB)은 비표시 영역에 형성되며 검사 과정 이후의 스크라이빙(Scribing) 공정에 의해 제거된다.

오드 데이터 쇼팅바(ODSB)는 표시 영역의 데이터 라인들(DL) 중 오드 데이터 라인들과 공통 접속되고, 이븐 데이터 쇼팅바(EDSB)는 이븐 데이터 라인들과 공통 접속된다. 여기서, 이븐 데이터 쇼팅바(EDSB)는 오드 데이터 쇼팅바(ODSB)의 수직부와 절연되면서 교차하도록 오드 데이터 쇼팅바(ODSB)와는 서로 다른 금속층으로 형성된다. 예를 들면, 이븐 데이터 쇼팅바(EDSB)는 게이트 금속층으로, 오드 데이터 쇼팅바(ODSB)는 그 게이트 금속층과 게이트 절연막을 사이에 두고 데이터 라인(DL)과 함께 소스/드레인 금속층으로 형성된다. 이 경우, 게이트 금속층인 이븐 데이터 쇼팅바(EDSB)는 소스/드레인 금속층인 데이터 라인(DL)과 컨택홀을 경유하는 컨택 전극(미도시)를 통해 접속된다.

오드 게이트 쇼팅바(OGSB)는 표시 영역의 게이트 라인들(GL) 중 오드 게이트 라인들과 공통 접속되고, 이븐 게이트 쇼팅바(EGSB)는 이븐 게이트 라인들과 공통 접속된다. 여기서, 이븐 게이트 쇼팅바(EGSB)는 오드 게이트 쇼팅바(OGSB)의 수직부와 절연되면서 교차하도록 오드 게이트 쇼팅바(OGSB)와는 서로 다른 금속층으로 형성된다. 예를 들면, 이븐 게이트 쇼팅바(EGSB)는 게이트 라인(GL)과 함께 게이트 금속층으로 형성되고, 오드 게이트 쇼팅바(OGSB)는 상기 게이트 금속층과 게이트 절연막을 사이에 두고 데이터 라인(DL)과 함께 소스/드레인 금속층으로 형성된다. 이 경우, 소스/드레인 금속층인 오드 게이트 쇼팅바(OGSB)는 게이트 금속층인 게이트 라인(GL)과 컨택홀을 경유하는 컨택 전극(미도시)를 통해 접속된다.

그리고, 신호 검사를 오드 데이터 쇼팅바(ODSB)에는 오드 데이터 신호를 공급하기 위한 오드 데이터 검사 패드 및 라인(ODTP, ODTL)이, 이븐 데이터 쇼팅바(EDSB)에는 이븐 데이터 신호를 공급하기 위한 이븐 데이터 검사 패드 및 라인(EDTP, EDTL)이 접속된다. 또한, 오드 게이트 쇼팅바(OGSB)에는 오드 게이트 신호를 공급하기 위한 오드 게이트 검사 패드 및 라인(OGTP, OGTL)이, 이븐 게이트 쇼팅바(EGSB)에는 이븐 게이트 신호를 공급하기 위한 이븐 게이트 검사 패드 및 라인(EGTP, EGTL)이 접속된다.

이러한 데이터 검사 패드 및 라인(ODTP, ODTL, EDTP, EDTL)은 게이트 검사 패드 및 라인(OGTP, OGTL, EGTP, EGTL)과 함께 동일한 금속층, 예를 들면 게이트 금속층으로 형성된다. 이에 따라, 소스/드레인 금속층으로 형성된 이븐 데이터 및 게이트 쇼팅바(EDSB, EGSB) 각각과 컨택 전극(10)을 통해 접속된다.

예를 들면, 소스/드레인 금속층으로 형성된 이븐 데이터 쇼팅바(EDSB)는 도 2 및 도 3와 같이 게이트 금속층으로 형성된 이븐 데이터 검사 라인(EDTL)과 투명 도전층으로 형성된 컨택 전극(10)을 통해 접속된다. 컨택 전극(10)은 기판(20) 위에 형성되어 게이트 절연막(22)을 관통하는 제1 컨택홀(12)을 통해 노출된 이븐 데이터 검사 라인(EDTL)과 접속된다. 그리고, 컨택 전극(10)은 게이트 절연막(22) 위에 형성된 이븐 데이터 쇼팅바(EDSB)와 그 위의 보호막(24)을 관통하는 다수개의 제2 컨택홀들(14)을 통해 노출된 이븐 데이터 쇼팅바(EDSB)와 측면 접속된다.

그런데, 투명 도전층(ITO 등)으로 형성된 컨택 전극(10)은 그와 접속되는 게이트 금속층(검사 라인) 및 소스/드레인 금속층(쇼팅바)의 표면이 오염된 경우 전기 분해 반응을 일으켜 부식되는 경우가 발생하게 된다. 이로 인하여, 도 2와 같이 제1 및 제2 컨택홀(12, 14)에 걸치도록 검사 라인을 따라 길게 형성된, 즉 세로 길이가 가로 폭 보다 크게 형성된 투명 전극(10)이 제1 및 제2 컨택홀(10, 12) 사이에서 주로 오픈 불량이 발생되어 검사 신호 공급을 차단하게 되는 문제점이 있다.

따라서, 본 발명의 목적은 서로 다른 금속층을 접속시키는 컨택 전극의 오픈 불량을 방지할 수 있는 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 한 특징에 따른 표시 소자용 박막 트랜지스터 기판은 기판 위에 형성된 제1 도전층의 신호 라인과; 제1 절연층을 사이에 두고 상기 제1 도전층과 일부가 중첩되게 형성된 제2 도전층의 신호 라인과; 상기 제2 도전층 위에 형성된 제2 절연층과; 상기 제1 및 제2 절연층을 관통하여 상기 제1 도전층을 노출시키는 제1 컨택홀과; 상기 제1 컨택홀과 인접하도록 상기 제2 절연층을 관통하여 상기 제2 도전층을 노출시키는 제2 컨택홀과; 상기 제1 및 제2 도전층을 접속시키기 위하여 상기 제1 및 제2 컨택홀에 걸쳐 형성되며, 상기 제1 및 제2 컨택홀 사이의 제1 경로와 그 제1 경로를 우회하는 제2 경로를 포함하는 컨택 전극을 구비한다.

구체적으로, 본 발명의 박막 트랜지스터 기판은 표시 영역에 형성된 다수의 신호 라인과; 상기 다수의 신호 라인을 오드와 이븐으로 구분하여 접속된 오드 및 이븐 쇼팅바와; 상기 오드 및 이븐 쇼팅바 각각에 검사 신호를 공급하기 위한 검사 패드 및 라인과; 제1 도전층으로 형성된 상기 검사 라인 중 해당 검사 라인을 노출시키는 제1 컨택홀과; 상기 제1 컨택홀과 인접하면서 상기 제1 도전층과 절연되는 제2 도전층으로 형성된 해당 쇼팅바를 노출시키는 제2 컨택홀과; 상기 제1 및 제2 도전층을 접속시키기 위하여 상기 제1 및 제2 컨택홀에 걸쳐 형성되며, 상기 제1 및 제2 컨택홀 사이의 제1 경로와 그 제1 경로를 우회하는 제2 경로를 포함하는 컨택 전극을 구비한다.

상기 컨택 전극의 제2 경로의 가로 폭이 상기 제1 경로의 가로 폭과 유사하도록 설정된다.

그리고, 본 발명은 상기 제1 및 제2 도전층 사이에 형성된 제1 절연층과; 상기 제2 도전층 위에 형성된 제2 절연층을 추가로 구비하고, 상기 제1 컨택홀은 상기 제1 및 제2 절연층을 관통하도록, 상기 제2 컨택홀은 상기 제2 도전층을 관통하도록 형성된다.

상기 제2 컨택홀은 상기 제2 도전층을 관통하여 그 제2 도전층의 측면을 노출시키는 멀티-홀 형태로 형성된다.

상기 제1 도전층은 박막 트랜지스터의 게이트 전극과 동일한 게이트 금속층, 상기 제1 절연층은 게이트 절연막, 상기 제2 도전층은 상기 박막 트랜지스터의 소스 및 드레인 전극과 동일한 소스/드레인 금속층, 상기 제2 절연층은 보호막, 상기 컨택 전극은 투명 도전막으로 형성된다.

본 발명에 따른 표시 소자용 박막 트랜지스터 기판의 제조 방법은 기판 위에 제1 도전층의 신호 라인을 형성하는 단계와; 제1 절연층을 사이에 두고 상기 제1 도전층과 일부가 중첩되는 제2 도전층의 신호 라인을 형성하는 단계와; 상기 제2 도전층 위에 제2 절연층을 형성하는 단계와; 상기 제1 및 제2 절연층을 관통하여 상기 제1 도전층을 노출시키는 제1 컨택홀과, 상기 제1 컨택홀과 인접하도록 상기 제2 절연층을 관통하여 상기 제2 도전층을 노출시키는 제2 컨택홀을 형성하는 단계와; 상기 제1 및 제2 도전층을 접속시키기 위하여 상기 제1 및 제2 컨택홀에 걸치면서, 상기 제1 및 제2 컨택홀 사이의 제1 경로와 그 제1 경로를 우회하는 제2 경로를 포함하는 컨택 전극을 형성하는 단계를 포함한다.

구체적으로, 본 발명의 제조 방법은 표시 영역에 다수의 신호 라인과, 그 다수의 신호 라인을 오드와 이븐으로 구분하여 접속된 오드 및 이븐 쇼팅바와, 그 오드 및 이븐 쇼팅바 각각에 검사 신호를 공급하기 위한 검사 패드 및 라인을 형성하는 단계와; 제1 도전층으로 형성된 상기 검사 라인 중 해당 검사 라인을 노출시키는 제1 컨택홀과, 상기 제1 컨택홀과 인접하면서 상기 제1 도전층과 절연되는 제2 도전층으로 형성된 해당 쇼팅바를 노출시키는 제2 컨택홀을 형성하는 단계와; 상기 제1 및 제2 도전층을 접속시키기 위하여 상기 제1 및 제2 컨택홀에 걸치면서, 상기 제1 및 제2 컨택홀 사이의 제1 경로와 그 제1 경로를 우회하는 제2 경로를 포함하는 컨택 전극을 형성하는 단계를 포함한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 도 4 및 도 6d를 참조하여 상세하게 설명하기로 한다.

도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 쇼팅바 영역을 중심으로 도시한 평면도이고, 도 5는 도 4에 도시된 검사 라인과 쇼팅바의 컨택 부분을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.

도 4 및 도 5에 도시된 박막 트랜지스터 기판은 게이트 라인(GL)과 데이터 라인(DL)의 교차로 정의된 화소 영역에 형성된 박막 트랜지스터(TFT) 및 화소 전극(PXL)과, 데이터 표시 영역의 데이터 라인(DL)과 접속된 오드 및 이븐 데이터 쇼팅바(ODSB, EDSB)와, 게이트 라인(GL)과 접속된 오드 및 이븐 게이트 쇼팅바(OGSB, EGSB)를 구비한다. 쇼팅바들(ODSB, EDSB, OGSB, EGSB)은 비표시 영역에 형성되며 검사 과정 이후의 스크라이빙(Scribing) 공정에 의해 제거된다.

이러한 데이터 검사 패드 및 라인(ODTP, ODTL, EDTP, EDTL)은 게이트 검사 패드 및 라인(OGTP, OGTL, EGTP, EGTL)과 함께 동일한 금속층, 예를 들면 게이트 금속층으로 형성된다. 이에 따라, 소스/드레인 금속층으로 형성된 이븐 데이터 및 게이트 쇼팅바(EDSB, EGSB) 각각과 컨택 전극(30)을 통해 접속된다.

예를 들면, 소스/드레인 금속층으로 형성된 이븐 데이터 쇼팅바(EDSB)는 게이트 금속층으로 형성된 이븐 데이터 검사 라인(EDTL)과 투명 도전층으로 형성된 컨택 전극(30)을 통해 접속된다. 컨택 전극(30)은 기판(40) 위에 형성되어 게이트 절연막(42)을 관통하는 제1 컨택홀(42)을 통해 노출된 이븐 데이터 검사 라인(EDTL)과 접속된다. 그리고, 컨택 전극(30)은 게이트 절연막(22) 위에 형성된 이븐 데이터 쇼팅바(EDSB)와 그 위의 보호막(44)을 관통하는 다수개의 제2 컨택홀들(34)을 통해 노출된 이븐 데이터 쇼팅바(EDSB)와 측면 접속된다. 특히, 컨택 전극(30)은 기존과 달리 가로 폭이 넓게 연장되어 형성된다. 다시 말하여, 컨택 전극(30)은 제1 및 제2 컨택홀(32, 34) 사이의 제1 경로와, 게이트 금속층(즉, 이븐 데이터(게이트)검사 라인) 및 소스/드레인 금속층(이븐 데이터(게이트) 쇼팅바)과 중첩되지 않으면서 제1 및 제2 컨택홀(32, 34) 사이의 제1 경로를 우회하는 제2 경로를 포함할 수 있도록 넓게 형성된다. 예를 들면, 컨택 전극(30)은 제2 경로의 가로 폭이 제1 경로의 가로 폭과 유사한 가로 폭을 가지도록 한다. 이에 따라, 투명 도전층인 컨택 전극(30)이 부식 등의 이유로 인하여 제1 및 제2 컨택홀(32, 34) 사이의 제1 경로가 오픈되는 경우라도 그 제1 경로를 우회는 제2 경로를 통해 검사 라인으로부터의 검사 신호를 해당 쇼팅바로 공급할 수 있게 된다.

이러한 구성을 갖는 박막 트랜지스터 기판의 제조 방법을 도 5에 도시된 검사 라인과 컨택 부분을 위주로 설명하면 다음과 같다.

먼저, 제1 마스크 공정으로 도 6a와 같이 게이트 금속 패턴이 형성된다. 구체적으로, 하부 기판(40) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd)이 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(GL) 및 박막 트랜지스터(TFT)의 게이트 전극과, 오드 게이트 및 데이터 쇼팅바(OGSB, ODSB), 게이트 및 데이터 검사 패드 및 라인(OGTP, OGTL, ODTP, ODTL)을 포함하는 게이트 금속 패턴이 형성된다.

그 다음, 도 6b와 같이 게이트 금속 패턴이 형성된 하부 기판(40) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(42)이 형성된다. 게이트 절연막(262)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.

그리고, 제2 마스크 공정으로 게이트 절연막(42) 위에 반도체 패턴(미도시)과 소스/드레인 금속 패턴이 형성된다. 구체적으로, 게이트 절연막(42) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 반도체층(비정질 실리콘층 및 n+ 비정질 실리콘층)과 소스/드레인 금속층이 적층된다. 소스/드레인 금속층으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용된다. 이어서, 부분 노광(회절 또는 반투과) 마스크인 제2 마스크를 이용한 포토리소그래피 공정과 식각 공정, 애싱 공정으로 소스/드레인 금속층 및 반도체층이 식각된다. 이에 따라, 데이터 라인(DL) 및 박막 트랜지스터(TFT)의 소스 및 드레인 전극과, 이븐 게이트 및 데이터 쇼팅바(EGSB, EDSB)를 포함하는 소스/드레인 금속 패턴과, 그 소스/드레인 금속 패턴 아래에 반도체 패턴(미도시)이 형성된다. 한편, 반도체 패턴(미도시)과 소스/드레인 금속 패턴은 서로 다른 마스크 공정으로 형성되기도 한다.

이어서, 제3 마스크 공정으로 도 6c와 같이 소스/드레인 금속 패턴이 형성된 게이트 절연막(42) 상에 제1 및 제2 컨택홀(32, 34)을 포함하는 보호막(44)이 형성된다. 구체적으로, 소스/드레인 금속 패턴이 형성된 게이트 절연막(42) 상에 보호막(44)이 전면 형성된다. 보호막(44)의 재료로는 상기 게이트 절연막(42)과 유사한 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(44) 및 게이트 절연막(42)을 관통하는 제1 및 제2 컨택홀(32, 34)을 포함하는 다수의 컨택홀들이 형성된다. 이때, 제2 컨택홀(34)과 같기 소스/드레인 금속층을 노출시키는 컨택홀은 소스/드레인 금속층으로 건식 식각이 용이한 금속(Mo 등)이 이용된 경우 그 소스/드레인 금속층을 관통하여 측면을 노출시킨다.

그리고, 제4 마스크 공정으로 투명 도전 패턴이 형성된다. 구체적으로, 보호막(44) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전막이 형성된다. 투명 도전막으로는 ITO, TO, IZO 등이 이용된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패터닝됨으로써 화소 전극(PXL)과, 쇼팅바 영역의 컨택 전극(30)을 포함하는 투명 도전 패턴이 형성된다. 이때, 게이트 금속층인 검사 라인(EGTL, EDTL)과, 소스/드레인 금속층인 쇼팅바(EGSB, EDSB)를 접속시키기 위한 컨택 전극(30)은 제1 및 제2 컨택홀(32, 34) 사이의 제1 경로와, 그 제1 경로를 우회하는 제2 경로를 포함하도록 넓게 형성된다.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 게이트 금속층과 소스/드레인 금속층을 각각 노출시키는 제1 및 제2 컨택홀에 걸쳐 형성되는 투명 전극이 제1 및 제2 컨택홀 사이의 제1 경로를 우회하는 제2 경로를 포함하도록 넓게 형성한다. 이에 따라, 제1 경로에서 오픈 불량이 발생하더라도 우회 경로인 제2 경로를 통해 게이트 금속층과 소스/드레인 금속층을 컨택 전극을 통해 접속시켜 해당 신호를 공급할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 종래의 박막 트랜지스터 기판의 쇼팅바 영역을 개략적으로 도시한 평면도.

도 2은 도 1에 도시된 쇼팅바 영역의 컨택 부분을 확대 도시한 평면도.

도 3은 도 2에 도시된 쇼팅바와 검사 라인의 컨택부를 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.

도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 쇼팅바 컨택 부분을 도시한 평면도.

도 5는 도 4에 도시된 쇼팅바와 검사 라인의 컨택부를 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.

도 6a 내지 도 6d는 도 5에 도시된 박막 트랜지스터 기판의 제조 방법을 단계적으로 설명하기 위한 단면도들.

< 도면의 주요 부분에 대한 부호의 설명 >

ODSB : 오드 데이터 쇼팅바 EDSB : 이븐 데이터 쇼팅바

ODTL : 오드 데이터 검사 라인 EDTL : 이븐 데이터 검사 라인

OGSB : 오드 게이트 쇼팅바 EGSB : 이븐 게이트 쇼팅바

OGTL : 오드 게이트 검사 라인 EGTL : 이븐 게이트 검사 라인

EDTP : 이븐 데이터 검사 패드 ODTP : 오드 데이터 검사 패드

EGTP : 이븐 게이트 검사 패드 OGTP : 오드 게이트 검사 패드

10, 30 : 컨택 전극 12, 14, 32, 34 : 컨택홀

20, 40 : 하부 기판 22, 42 : 게이트 절연층

24, 44 : 보호막

Claims

기판 위에 형성된 제1 도전층의 신호 라인과;

제1 절연층을 사이에 두고 상기 제1 도전층과 일부가 중첩되게 형성된 제2 도전층의 신호 라인과;

상기 제2 도전층 위에 형성된 제2 절연층과;

상기 제1 및 제2 절연층을 관통하여 상기 제1 도전층을 노출시키는 제1 컨택홀과;

상기 제1 컨택홀과 인접하도록 상기 제2 절연층을 관통하여 상기 제2 도전층을 노출시키는 제2 컨택홀과;

상기 제1 및 제2 도전층을 접속시키기 위하여 상기 제1 및 제2 컨택홀에 걸쳐 형성되며, 상기 제1 및 제2 컨택홀 사이의 제1 경로와 그 제1 경로를 우회하는 제2 경로를 포함하는 컨택 전극을 구비하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
표시 영역에 형성된 다수의 신호 라인과;

상기 다수의 신호 라인을 오드와 이븐으로 구분하여 접속된 오드 및 이븐 쇼팅바와;

상기 오드 및 이븐 쇼팅바 각각에 검사 신호를 공급하기 위한 검사 패드 및 라인과;

제1 도전층으로 형성된 상기 검사 라인 중 해당 검사 라인을 노출시키는 제1 컨택홀과;

상기 제1 컨택홀과 인접하면서 상기 제1 도전층과 절연되는 제2 도전층으로 형성된 해당 쇼팅바를 노출시키는 제2 컨택홀과;

상기 제1 및 제2 도전층을 접속시키기 위하여 상기 제1 및 제2 컨택홀에 걸쳐 형성되며, 상기 제1 및 제2 컨택홀 사이의 제1 경로와 그 제1 경로를 우회하는 제2 경로를 포함하는 컨택 전극을 구비하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
제 1 항 및 제 2 항 중 어느 한 항에 있어서,

상기 컨택 전극의 제2 경로의 가로 폭이 상기 제1 경로의 가로 폭과 유사하도록 설정된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
제 2 항에 있어서,

상기 제1 및 제2 도전층 사이에 형성된 제1 절연층과;

상기 제2 도전층 위에 형성된 제2 절연층을 추가로 구비하고,

상기 제1 컨택홀은 상기 제1 및 제2 절연층을 관통하도록 형성되고,

상기 제2 컨택홀은 상기 제2 도전층을 관통하도록 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
제 1 항 및 제 4 항 중 어느 한 항에 있어서,

상기 제2 컨택홀은 상기 제2 도전층을 관통하여 그 제2 도전층의 측면을 노출시키는 멀티-홀 형태로 형성것을 특징으로 하는 표시 소자용 박막 트랜지터 기판.
제 1 항 및 제 2 항 중 어느 한 항에 있어서,

상기 제1 도전층은 박막 트랜지스터의 게이트 전극과 동일한 게이트 금속층, 상기 제1 절연층은 게이트 절연막, 상기 제2 도전층은 상기 박막 트랜지스터의 소스 및 드레인 전극과 동일한 소스/드레인 금속층, 상기 제2 절연층은 보호막, 상기 컨택 전극은 투명 도전막으로 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
기판 위에 제1 도전층의 신호 라인을 형성하는 단계와;

제1 절연층을 사이에 두고 상기 제1 도전층과 일부가 중첩되는 제2 도전층의 신호 라인을 형성하는 단계와;

상기 제2 도전층 위에 제2 절연층을 형성하는 단계와;

상기 제1 및 제2 절연층을 관통하여 상기 제1 도전층을 노출시키는 제1 컨택홀과, 상기 제1 컨택홀과 인접하도록 상기 제2 절연층을 관통하여 상기 제2 도전층을 노출시키는 제2 컨택홀을 형성하는 단계와;

상기 제1 및 제2 도전층을 접속시키기 위하여 상기 제1 및 제2 컨택홀에 걸치면서, 상기 제1 및 제2 컨택홀 사이의 제1 경로와 그 제1 경로를 우회하는 제2 경로를 포함하는 컨택 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
표시 영역에 다수의 신호 라인과, 그 다수의 신호 라인을 오드와 이븐으로 구분하여 접속된 오드 및 이븐 쇼팅바와, 그 오드 및 이븐 쇼팅바 각각에 검사 신호를 공급하기 위한 검사 패드 및 라인을 형성하는 단계와;

제1 도전층으로 형성된 상기 검사 라인 중 해당 검사 라인을 노출시키는 제1 컨택홀과, 상기 제1 컨택홀과 인접하면서 상기 제1 도전층과 절연되는 제2 도전층으로 형성된 해당 쇼팅바를 노출시키는 제2 컨택홀을 형성하는 단계와;

상기 제1 및 제2 도전층을 접속시키기 위하여 상기 제1 및 제2 컨택홀에 걸치면서, 상기 제1 및 제2 컨택홀 사이의 제1 경로와 그 제1 경로를 우회하는 제2 경로를 포함하는 컨택 전극을 형성하는 단계를 포함하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
제 7 항 및 제 8 항 중 어느 한 항에 있어서,

상기 컨택 전극은 상기 제2 경로의 가로 폭이 상기 제1 경로의 가로 폭과 유사하도록 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
제 8 항에 있어서,

상기 제1 및 제2 도전층 사이에 제1 절연층을 형성하는 단계와;

상기 제2 도전층 위에 제2 절연층을 형성하는 단계를 추가로 포함하고,

상기 제1 컨택홀은 상기 제1 및 제2 절연층을 관통하도록 형성되고,

상기 제2 컨택홀은 상기 제2 도전층을 관통하도록 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
제 7 항 및 제 10 항 중 어느 한 항에 있어서,

상기 제2 컨택홀은 상기 제2 도전층을 관통하여 그 제2 도전층의 측면을 노출시키는 멀티-홀 형태로 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지터 기판의 제조 방법.
제 7 항 및 제 8 항 중 어느 한 항에 있어서,

상기 제1 도전층은 박막 트랜지스터의 게이트 전극과 동일한 게이트 금속층, 상기 제1 절연층은 게이트 절연막, 상기 제2 도전층은 상기 박막 트랜지스터의 소스 및 드레인 전극과 동일한 소스/드레인 금속층, 상기 제2 절연층은 보호막, 상기 컨택 전극은 투명 도전막으로 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.