KR20040060046A - 액정표시장치의 라인 번호 구조 및 그 형성 방법 - Google Patents

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Abstract

본 발명에 의한 액정표시장치의 라인 번호 구조는, 게이트 라인과 데이터 라인의 식별을 위한 라인 번호가 형성되는 액정표시장치에 있어서, 상기 라인 번호가 다수의 레이어에 서로 중첩되도록 형성됨을 특징으로 한다.
또한, 본 발명에 의한 액정표시장치의 라인 번호 형성 방법은 기판 상에 게이트 라인을 형성하는 금속이 패터닝되어 라인 번호가 형성되는 단계와, 상기 라인 번호가 형성된 기판 상에 게이트 절연막이 형성되고, 상기 라인 번호가 형성된 위치 위에 데이터 라인을 형성하는 금속이 패터닝되어 상기 라인 번호와 중첩되는 라인 번호가 형성되는 단계가 포함되는 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 어레이 기판의 제조공정 중 공정상의 문제로 인하여 한 레이어에 형성된 라인 번호가 유실되어도 다른 레이어에 중첩되게 형성된 라인 번호에 의해 그 역할을 함으로써 라인들의 불량을 체크함과 아울러 공정 진행 후에 라인간의 저항을 보다 효율적을 측정할 수 있는 장점이 있다.

Description

액정표시장치의 라인 번호 구조 및 그 형성 방법{line number structure of LCD and fabrication method of thereof}
본 발명은 액정표시장치에 관한 것으로, 특히 게이트 라인 및 데이터 라인의번호가 유실되는 것을 방지하는 액정표시장치의 라인 번호 구조 및 그 형성 방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 상기 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비하게 된다. 상기 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과, 공통전극이 마련되며, 상기 화소전극들 각각은 스위칭 소자로 사용되는 박막트랜지스터(TFT)의 소스 및 드레인 전극을 경유하여 데이터 라인들 중 어느 하나에 접속된다.
또한, 상기 박막트랜지스터들 각각의 게이트 전극은 화소전압 신호가 1라인분씩의 화소전극들에게 인가되게끔 하는 게이트 라인들 중 어느 하나에 접속된다.
상기의 구성을 가지는 액정표시장치가 완성되면 신호 라인, 즉 게이트 라인과 데이터 라인의 쇼트, 단선 및 박막트랜지스터의 불량을 검출하기 위한 검사과정을 거치게 된다. 이를 위하여 상기 액정표시장치에는 게이트 라인 및 데이터 라인의 각각 홀수번째와 짝수번째를 구분하여 서로 다른 구조를 가지게 한 검사용 패드를 통해 라인 불량을 검출하게 된다.
또한, 이와 같은 상기 게이트 라인 및 데이터 라인의 일측에는 공정 진행시의 라인들의 불량을 체크함과 아울러 공정 진행 후에 라인간의 저항을 측정하기 위한 라인 번호가 형성된다. 상기 라인 번호는 일반적으로 게이트 및 데이터 패드부, 입력부, 출력부에 형성된다.
또한, 상기 과정을 거치기 전에 상기 액정표시장치의 제조공정 중에서 정전기 등으로부터 화상표시부인 박막트랜지스터 어레이와 패널을 보호하고, 정상적인 구동환경에서는 구동신호 체계에 간섭이나 교란이 야기되지 않도록 하기 위해 정전기 방지회로가 구비된다. 상기 정전기 방지회로는 이를 위해 전압영역에 따라 적합한 특성을 가지고 있어야 하며, 이는 곧 고전압에서는 낮은 임피던스를 갖고 저전압에서는 높은 임피던스를 갖고 있어야 한다는 의미이다.
또한, 상기 다수의 패드에는 공통으로 접속되는 쇼팅바(12)를 구비하는데, 상기 쇼팅바(12)는 제조공정 중에 기저전압원(GND)에 접속되어 액정패널에 인가되는 정전기를 제거하는 역할을 하며, 상기 다수의 패드(6)들에 대한 IPT(In Processing Test)검사를 위해 형성되는 것이다.
상기 쇼팅바(12)는 스크라이빙 공정과 그라인딩 공정 시 커팅 라인을 따라 하판의 가장자리가 연삭됨으로써 하판 상에서 제거된다. 상기와 같이 쇼팅바(12)가 제거되면 상기 패드부에는 테이프 오토메이티드 본딩(Tape Automated Bonding : 이하 'TAB') 방식의 드라이브 회로 실장방법에 의해 테이프 캐리어 패키지(Tape Carrier Package : 이하 'TCP')가 부착된다. 즉, 상기 TCP의 출력패드가 상기 하부기판 상의 패드부(6)에 접속되는 것이며, TCP의 입력패드는 인쇄회로기판(PCB)에 접속된다.도 1a 내지 도 1b은 종래의 게이트 패드부에 형성되는 라인 번호를 도시한 평면도 및 그 단면도(A-A')이다.
도 1a를 참조하면, 상기 라인 번호(20)는 게이트 패드부(14, 14')의 일측에 형성되어 있으며, 앞서 설명한 바와 같이 상기 라인 번호(20)는 상기 게이트 패드부(14, 14') 외에도 입력라인 및 출력라인에도 형성되어 있다. 이와 같은 라인 번호(20)는 입력라인과 출력라인 즉, 어레이부 상단에 입력되는 입력라인과 상기 어레이부 하단의 출력라인 간 라인 저항을 측정할 때 사용되며, 또한 라인들간의 쇼트(short) 및 오픈(open)이 발생하였을 때 상기 라인 번호(20)를 참조하여 불량이 발생된 라인을 판별할 수 있는 것이다. 이는 그 라인에 해당하는 라인 번호(20)를 판별할 수 있도록 소정이상의 폭으로 형성된다.
또한, 상기 라인 번호(20)는 그 라인이 형성될 때 상기 라인이 형성되는 동일한 레이어(layer)에서 상기 라인과 동일한 재료로 형성된다.
즉, 상기 게이트 패드부(14, 14') 일측에 형성된 라인 번호(20)는 상기 게이트 패드부에서 인출되는 게이트 라인(13)이 형성될 때 동시에 형성되며, 이는 기판 상에 증착된 게이트 금속을 노광, 식각 공정 등을 거쳐 패터닝함으로써 형성되는 것이다.
도 1b는 상기 게이트 패드부에 형성된 라인 번호의 단면(A-A')을 도시한 것으로 이를 참조하면, 상기 라인 번호(20)는 각각의 게이트 라인(13)이 패터닝되어 형성될 때 상기 게이트 패드의 소정영역에 동시에 패터닝되어 형성된다.
상기 게이트 라인(13) 및 게이트 라인 번호(20)가 형성되면, 어레이 기판의 형성공정에 따라 그 위에 게이트 절연막(32), 보호막층(36) 등이 형성된다.
그러나, 상기와 같은 종래의 라인 번호는 하나의 레이어(layer)에만 형성되어 있으므로, 상기 어레이 기판의 제조공정 중 공정상의 문제로 인해 상기 라인 번호가 유실되는 경우 라인을 판별할 수 없다는 단점이 있다.
본 발명은 라인 번호를 여러 개의 레이어에 각각 중첩되도록 형성함으로써, 어레이 기판의 제조공정 중 공정상의 문제로 인하여 한 레이어에 형성된 라인 번호가 유실되어도 다른 레이어에 중첩되게 형성된 라인 번호에 의해 그 역할을 하도록 하는 액정표시장치의 라인 번호 구조 및 그 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1b은 종래의 게이트 패드부에 형성되는 라인 번호를 도시한 평면도 및 그 단면도.
도 2는 본 발명에 의한 라인 번호가 형성된 액정표시장치를 개략적으로 나타내는 도면.
도 3a 내지 도 3e는 본 발명에 의한 액정표시장치의 라인 번호 형성 공정을 나타내는 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
30, 51, 52, 53 : 라인 번호 31 : 게이트 전극
32 : 게이트 절연막 33 : 소스 전극
35 : 드레인 전극 36 : 보호막층
17 : 화소전극
상기 목적을 달성하기 위하여 본 발명에 의한 액정표시장치의 라인 번호 구조는, 게이트 라인과 데이터 라인의 식별을 위한 라인 번호가 형성되는 액정표시장치에 있어서, 상기 라인 번호가 다수의 레이어에 서로 중첩되도록 형성됨을 특징으로 한다.
또한, 상기 라인 번호는 각각의 게이트 패드 및 데이터 패드 하부에 위치한 각 정전기 방지회로의 인접된 위치에 형성됨을 특징으로 한다.
또한, 상기 다수의 레이어는 게이트 라인 및 게이트 패드가 형성되는 레이어와, 데이터 라인 및 데이터 패드가 형성되는 레이어이며, 상기 라인 번호는 게이트 라인을 형성하는 금속 및 데이터 라인을 형성하는 금속을 패터닝하여 형성함을 특징으로 한다.
또한, 상기 다수의 레이어에 화소전극이 형성되는 레이어가 더 포함되고, 상기 라인 번호는 화소전극을 형성하는 금속을 패터닝하여 형성함을 특징으로 한다.
또한, 상기 목적을 달성하기 위하여 본 발명에 의한 액정표시장치의 라인 번호 형성 방법은 기판 상에 게이트 라인을 형성하는 금속이 패터닝되어 라인 번호가형성되는 단계와, 상기 라인 번호가 형성된 기판 상에 게이트 절연막이 형성되고, 상기 라인 번호가 형성된 위치 위에 데이터 라인을 형성하는 금속이 패터닝되어 상기 라인 번호와 중첩되는 라인 번호가 형성되는 단계가 포함되는 것을 특징으로 한다.
또한, 상기 데이터 라인을 형성하는 금속이 패터닝되어 형성된 라인 번호 위에 보호막층이 형성되고, 상기 라인 번호가 형성된 위치 위에 화소 전극을 형성하는 금속이 패터닝되어 상기 라인 번호와 중첩되는 라인 번호가 형성되는 단계가 더 포함되는 것을 특징으로 한다.
또한, 상기 라인 번호는 각각의 게이트 패드 및 데이터 패드 하부에 위치한 각 정전기 방지회로의 인접된 위치에 형성됨을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 의한 실시예를 상세히 설명하도록 한다.
도 2는 본 발명에 의한 라인 번호가 형성된 액정표시장치를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 상기 액정표시장치는 액정셀(11)들이 매트릭스 형태로 배열된 어레이부(12)와, 상기 어레이부(12)에 배치된 게이트 라인(13)들에 각각 접속된 게이트 패드(14, 14')와, 상기 어레이부(12)에 배치된 데이터 라인(15)들에 각각 접속된 데이터 패드(14, 14')와, 상기 게이트/ 데이터 패드(14, 14') 중 홀수번째 게이트/ 데이터 패드(14)와 짝수번째 게이트/ 데이터 패드(14')는 각각 상기 IPT(In Processing Test) 검사 공정을 하기 위하여 게이트 신호와 데이터 신호를공급 받기 위해 형성된 쇼팅바(Shorting Bar)(16, 16')와 접속되어 있다. 이러한 쇼팅바(16, 16')는 테스트 공정이 완료 된 후 커팅(Cutting) 된다.
또한, 상기 어레이부(12)의 외곽부에는 공통전극 라인(C)과 게이트 라인(13) 및 공통전극 라인(C)과 데이터 라인(15) 사이에 접속된 정전기 방지회로(10)가 각각 형성되어 있다. 상기와 같이 공통전압(Vcom)이 공급되는 공통전극 라인(C)과 각각의 데이터 라인(15)들 사이에 접속되어진 정전기 방지회로(10)는 통상 다수개의 박막트랜지스터로 구성되며, 정전기 등에 의한 고전압영역에서는 낮은 임피던스를 가져 과전류가 방전되게 하고, 정상적인 구동환경에서는 높은 임피던스를 가져 신호라인을 통해 공급되는 구동신호에 영향을 주지 않게 한다.
또한, 상기 정전기 방지회로(10)의 인접한 위치에는 상기 게이트 라인(13)과 데이터 라인(15)의 식별을 위한 라인 번호(30)가 형성되어 있다. 이는 공정 진행시의 라인들의 불량을 체크함과 아울러 공정 진행 후에 라인간의 저항을 측정하기 위해 형성되는 것이며, 본 발명의 경우는 상기 라인 번호(30)가 다수의 레이어에 서로 중첩되도록 형성됨을 그 특징으로 한다.
또한, 상기 다수의 레이어는 게이트 라인(13) 및 게이트 패드(14, 14')가 형성되는 레이어와, 데이터 라인(15) 및 데이터 패드(14, 14')가 형성되는 레이어이며, 상기 라인 번호(30)는 게이트 라인(13)을 형성하는 금속 및 데이터 라인(15)을 형성하는 금속을 패터닝하여 형성된다.
또한, 상기 라인 번호(30)를 형성함에 있어 상기 다수의 레이어에 화소전극(미도시)이 형성되는 레이어를 더 포함시키고, 상기 화소전극(미도시)을 형성하는금속을 더 패터닝하여 형성할 수도 있다.
이를 통해 어레이 기판의 제조공정 중 공정상의 문제로 인하여 한 레이어에 형성된 라인 번호가 유실되어도 다른 레이어에 중첩되게 형성된 라인 번호에 의해 그 역할을 할 수 있는 것이다.
또한, 상기 어레이부(12)는 게이트 라인(13)들 및 데이터 라인(15)들과, 게이트 라인들(13) 및 데이터 라인(15)들의 교차부에 각각 형성된 박막트랜지스터(TFT)와, 상기 박막트랜지스터에 연결된 액정용량 캐패시터(Clc)를 구비한다. 상기 액정용량 캐패시터는 액정을 사이에 두고 대면하는 공통전극(미도시)과 박막트랜지스터 어레이 패널에 형성된 화소전극(미도시) 사이에 형성되는 캐패시터로 데이터 라인(15)을 통해 입력되는 데이터 전압을 충전하여 액정을 구동 시킴으로써 액정의 광 투과율을 조절할 수 있게 한다.
또한, 홀수번째 게이트/ 데이터 패드(14)들에 각각 공통 접속되어진 쇼팅바(16)와, 짝수번째 게이트/ 데이터 패드(14')들에 각각 공통 접속되어진 쇼팅바(16')에 특정 패턴의 신호를 각각 접속된 패드(14, 14')를 통해 공급하여 상기 홀수번째의 쇼팅바(16)와 짝수번째의 쇼팅바(16') 사이의 저항차를 검출함으로써, 신호라인 즉, 데이터/ 게이트 라인(13, 15)들의 쇼트, 단선 등과 같은 라인 불량을 검사하게 된다.
도 3은 본 발명에 의한 액정표시장치의 라인 번호 형성 공정을 나타내는 공정단면도이다. 단, 이는 도 2의 특정영역(B-B', C-C')에 대한 단면이며, 이 때 A-A' 는 박막트랜지스터 영역이며, B-B'는 라인 번호 형성 영역이다.
도 3a를 참조하면, 기판(1) 상에 게이트 라인(미도시), 게이트전극(31) 및 게이트패드전극(미도시)과 라인 번호(51)가 형성된다. 이 때 상기 라인 번호(51)는 게이트 라인 및 데이터 라인의 번호가 되는 것이며, 이는 이후에 형성될 각각의 게이트 패드 및 데이터 패드 하부에 위치한 각 정전기 방지회로의 인접된 위치에 형성된다.
상기 게이트전극(31) 등은 기판상에 알루미늄(Al) 이나 알루미늄 합금(Al alloy), 크롬(Cr) 등 금속을 기판 상에 적층시킨 뒤, 그 위에 포토레지스트를 도포하고 포토마스크를 사용하여 노광한 다음 현상을 통해 일정한 포토레지스트 패턴을 남김으로써 형성된다.
다음으로 도 3b를 참조하면, 상기 게이트전극(31) 및 라인 번호(51) 등이 형성된 기판(1) 상에 게이트 절연막(32)이 형성되고, 상기 게이트절연막(32) 상에 활성층(20) 및 오믹콘택층(26)이 형성된다.
여기서, 상기 활성층(20) 및 오믹콘택층(26)은 반도체층(20,26)을 적층하고 패터닝함으로써 형성되며, 상기 게이트절연막(32)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)으로 절연물질을 PECVD(Plasma Enhanced Chemical Vapor Deposition)으로 약 300℃이상의 고온에서 증착하여 형성된다. 여기서, 활성층(20)은 불순물이 도핑되지 않은 비정질실리콘으로 형성된다. 또한, 오믹콘택층(26)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘으로 형성된다.
다음으로 도 5c를 참조하면, 오믹콘택층(26) 및 게이트절연막(32) 상에 데이터 라인(미도시), 소스 및 드레인전극(33, 35) 및 데이터패드금속(24)과 아울러 라인 번호(52)가 형성된다. 이 때 상기 라인 번호(52)는 상기 게이트 전극(31) 형성될 때 동시에 패터닝되어 형성된 라인 번호(51)와 중첩되도록 상기 라인 번호(51)의 상부에 형성된다.
이는 앞서 설명한 게이트 전극(31) 및 라인 번호(51)가 형성된 것과 동일한 공정 즉, 노광 및 식각 공정 등을 통해 형성된다. 좀 더 상세히 설명하면 상기 데이터 라인 등은 크롬(Cr) 및 몰리브덴(Mo) 등을 적층시킨 뒤, 그 위에 포토레지스트를 도포하고 포토마스크를 사용하여 노광한 다음 현상을 통해 일정한 포토레지스트 패턴을 남김으로써 형성되는 것이다.
그 다음 도 3d를 참조하면, 상기 소스 및 드레인 전극(33, 35), 라인 번호(52)가 형성된 기판(1) 상에 보호막층(36)이 형성되고, 특정 영역에 콘택홀(16a, 16c)이 형성된다.
상기 보호막층(36), 콘택홀(16)은 소스 및 드레인전극(33, 35)을 덮도록 그 위에 절연물질 즉, 보호막층(36)을 증착한 후 패터닝함으로써 형성된다. 상기 보호막층(36)은 질화실리콘, 산화실리콘등의 무기절연물질, 아크릴계(acryl)유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluoro cyclobutane)등의 유전상수가 작은 유기절연물로 형성된다.
다음으로 도 3e를 참조하면, 상기 보호막층(36)상에 화소전극(17)이 형성되는데, 이 때 상기 화소전극(17)은 보호막층(36)상에 투명 전도성물질을 증착한 후 패터닝함으로써 형성된다. 상기 화소전극(17)은 드레인 콘택홀(16)을 통해 드레인전극(35)과 접촉된다. 여기서, 상기 화소전극(17) 및 보호전극(19)은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO ), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO)중 어느 하나로 형성된다.
이 때, 상기 데이터 라인을 형성하는 금속이 패터닝되어 형성된 라인 번호(52) 위에 보호막층(36)이 형성되고, 상기 라인 번호(52)가 형성된 위치 위에 화소 전극을 형성하는 금속이 패터닝되어 상기 라인 번호(52)와 중첩되는 라인 번호(53)가 더 형성될 수도 있다.
이로써 상기 라인 번호(51, 52, 53)가 3개의 레이어에 각각 중첩되어 형성됨으로써, 어느 한 레이어에 형성된 라인 번호가 제조공정 중 공정상의 문제로 인하여 유실되어도 다른 레이어에 중첩되게 형성된 라인 번호에 의해 그 역할을 하게 되는 것이다.
이상의 설명에서와 같이 본 발명에 의한 액정표시장치의 라인 번호 구조 및 그 형성 방법에 의하면, 어레이 기판의 제조공정 중 공정상의 문제로 인하여 한 레이어에 형성된 라인 번호가 유실되어도 다른 레이어에 중첩되게 형성된 라인 번호에 의해 그 역할을 함으로써 라인들의 불량을 체크함과 아울러 공정 진행 후에 라인간의 저항을 보다 효율적을 측정할 수 있는 장점이 있다.

Claims (9)

  1. 게이트 라인과 데이터 라인의 식별을 위한 라인 번호가 형성되는 액정표시장치에 있어서,
    상기 라인 번호가 다수의 레이어에 서로 중첩되도록 형성됨을 특징으로 하는 액정표시장치의 라인 번호 구조.
  2. 제 1항에 있어서,
    상기 라인 번호는 각각의 게이트 패드 및 데이터 패드 하부에 위치한 각 정전기 방지회로의 인접된 위치에 형성됨을 특징으로 하는 액정표시장치의 라인 번호 구조.
  3. 제 1항에 있어서,
    상기 다수의 레이어는 게이트 라인 및 게이트 패드가 형성되는 레이어와, 데이터 라인 및 데이터 패드가 형성되는 레이어임을 특징으로 하는 액정표시장치의 라인 번호 구조.
  4. 제 1항 또는 제 3항에 있어서,
    상기 라인 번호는 게이트 라인을 형성하는 금속 및 데이터 라인을 형성하는 금속을 패터닝하여 형성함을 특징으로 하는 액정표시장치의 라인 번호 구조.
  5. 제 3항에 있어서,
    상기 다수의 레이어에 화소전극이 형성되는 레이어가 더 포함됨을 특징으로 하는 액정표시장치의 라인 번호 구조.
  6. 제 1항 또는 제 5항에 있어서,
    상기 라인 번호는 화소전극을 형성하는 금속을 패터닝하여 형성함을 특징으로 하는 액정표시장치의 라인 번호 구조.
  7. 기판 상에 게이트 라인을 형성하는 금속이 패터닝되어 라인 번호가 형성되는 단계와,
    상기 라인 번호가 형성된 기판 상에 게이트 절연막이 형성되고, 상기 라인 번호가 형성된 위치 위에 데이터 라인을 형성하는 금속이 패터닝되어 상기 라인 번호와 중첩되는 라인 번호가 형성되는 단계가 포함되는 것을 특징으로 하는 액정표시장치의 라인 번호 형성방법.
  8. 제 7항에 있어서,
    상기 데이터 라인을 형성하는 금속이 패터닝되어 형성된 라인 번호 위에 보호막층이 형성되고, 상기 라인 번호가 형성된 위치 위에 화소 전극을 형성하는 금속이 패터닝되어 상기 라인 번호와 중첩되는 라인 번호가 형성되는 단계가 더 포함되는 것을 특징으로 하는 액정표시장치의 라인 번호 형성방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 라인 번호는 각각의 게이트 패드 및 데이터 패드 하부에 위치한 각 정전기 방지회로의 인접된 위치에 형성됨을 특징으로 하는 액정표시장치의 라인 번호 형성 방법.
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