KR950007154A - 수직형 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명의 수직형 박막 트랜지스터는 게이트 전극과 절연층을 수직으로 형성하고, 소오스/드레인 전극을 수천 Å의 짧은 간격으로 상하로 형성하며, 상기 소오스 전극과 드레인 전극 사이에 광전변환층을 형성함으로써, 게이트에 전압이 인가되면 수직형 채널이 열리게 되고, 이때 소오스와 드레인 양단 사이에 전압이 인가되면 수직으로 형성된 채널 전하가 소오스/드레인 바이어스에 의해 수직으로 흐르게 되기 때문에 전류의 응답속도 및 전류구동능력을 향상시킬뿐만 아니라 제조가 용이하여 안정성 및 재현성이 뛰어나다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 비정질 실리콘 박막 트랜지스터의 단면도.
제5A도 내지 제5C도는 제4도의 공정순서도.
Claims (2)
- 기판위의 소정영역에 순차적으로 제1 금속전극, 제1 오믹접촉층, 광전변환층, 제2 오믹접촉층 및 제2금속 전극이 적층되고, 상기 제1 오믹 접촉층 양단에 일면을 제외한 모든 부분이 절연층으로 둘러싸인 게이트전극이 각각 형성된 것을 특징으로 하는 수직형 박막 트랜지스터.
- 기판위의 소정영역에 제1 전극 패턴을 형성하는 공정, 상기 제1 전극패턴 형성 후 결과물 전면에 제1 절연막, 제2 전극층을 순차적으로 적층시키는 공정, 상기 제1절연막 및 제2전극층을 식각하여 제2 전극 패턴을 형성하는 공정, 상기 제2 전극패턴 형성 후 결과물 전면에 제2절연막을 형성하고 소정부분을 선택적으로 식각하여 상기 제1 전극패턴의 상부영역을 노출시킴으로써 접촉부를 형성하는 공정 및 상기 접촉부와 연결된 비정질 실리콘 패턴과 그 상부의 제3전극 패턴을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 수직형 박막 트랜지스터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Publications (2)
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| KR950007154A true KR950007154A (ko) | 1995-03-21 |
| KR100273340B1 KR100273340B1 (ko) | 2001-01-15 |
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|---|---|---|---|---|
| KR100508545B1 (ko) * | 2002-12-14 | 2005-08-17 | 한국전자통신연구원 | 수직 구조의 반도체 박막 트랜지스터 |
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1993
- 1993-08-28 KR KR1019930016937A patent/KR100273340B1/ko not_active IP Right Cessation
Also Published As
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| KR100273340B1 (ko) | 2001-01-15 |
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