JPH05165058A - 薄膜トランジスタパネルおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】薄膜トランジスタのｉ型半導体層の上にブロッ
キング層を設けることなく、しかもｉ型半導体層のチャ
ンネル領域にダメージを与えることなくｎ型半導体層を
電気的に分離する。 【構成】画素電極１２ａの端部をソース電極Ｓとその下
のソース側コンタクト層１７との間に介在させ、この画
素電極１２ａと同じ透明導電膜１２からなる導電層１２
ｂをドレイン電極Ｄとその下のドレイン側コンタクト層
１７との間に設けるとともに、ソース側およびドレイン
側のコンタクト層１７をそれぞれ画素電極１２ａの端部
および前記導電層１２ｂと同一の形状に形成し、かつｎ
型半導体層１６のソース，ドレイン電極Ｓ，Ｄ間の部分
を層厚全体にわたって酸化させた酸化絶縁層１６ａとし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いる薄膜トランジスタパネル（以
下、ＴＦＴパネルという）およびその製造方法に関する
ものである。

【０００２】

【従来の技術】アクティブマトリックス液晶表示素子に
用いられる薄膜トランジスタパネルは次のような構成と
なっている。

【０００３】図７は従来のＴＦＴパネルの一部分の断面
図である。このＴＦＴパネルは、ガラス等からなる透明
な基板１の上に、画素電極２と、その能動素子である薄
膜トランジスタ（ＴＦＴ）３とを形成したものである。

【０００４】上記薄膜トランジスタ３は、一般に逆スタ
ガー構造とされている。この逆スタガー構造の薄膜トラ
ンジスタ３は、基板１上に形成したゲート電極Ｇと、こ
のゲート電極Ｇを覆うゲート絶縁膜４と、このゲート絶
縁膜４の上に形成されたｉ型半導体層５と、このｉ型半
導体層５の上にｎ型半導体層６とコンタクト層７とを介
して形成されたソース電極Ｓおよびドレイン電極Ｄとで
構成されている。

【０００５】なお、ｉ型半導体層５はａ−Ｓi （アモル
ファスシリコン）で形成され、ｎ型半導体層６はｎ型不
純物をドープしたａ−Ｓi で形成され、コンタクト層７
はｎ型半導体層６とのオーミックコンタクト性がよいＣ
r （クロム）等の金属で形成されており、ｎ型半導体層
６とコンタクト層７は、ｉ型半導体層５のチャンネル領
域（ソース電極Ｓとドレイン電極Ｄとの間の領域）に対
応する部分において切離し分離されている。

【０００６】また、この薄膜トランジスタ３のゲート電
極Ｇは、基板１上に形成したゲートライン（図示せず）
に一体に形成されており、ゲート絶縁膜４はゲート電極
Ｇおよびゲートラインを覆って基板１のほぼ全面に形成
されている。このゲート絶縁膜４はＳi Ｎ（窒化シリコ
ン）等で形成されており、このゲート絶縁膜４の上に
は、ドレイン電極Ｄにつながるデータライン（図示せ
ず）が形成されている。なお、上記ゲート電極Ｇおよび
ゲートラインとドレイン電極Ｄおよびデータラインは、
Ａl （アルミニウム）またはＡl 合金等で形成されてい
る。

【０００７】また、上記ｉ型半導体層４のチャンネル領
域の上にはＳi Ｎ等からなるブロッキング層８が形成さ
れている。このブロッキング層８は、薄膜トランジスタ
３の製造に際してｉ型半導体層５の上に成膜したｎ型半
導体層６のチャンネル領域対応部分をエッチングにより
切離し分離するときに、ｉ型半導体層５のチャンネル領
域もエッチングされるのを防ぐために形成されている。

【０００８】一方、上記画素電極２は、上記ゲート絶縁
膜（透明膜）４の上に形成されており、その端部は薄膜
トランジスタ３のソース電極Ｓに接続されている。この
画素電極２は、ＩＴＯ等からなる透明導電膜で形成され
ており、この画素電極２の端部は、薄膜トランジスタ３
のソース側コンタクト層７とソース電極Ｓとの間に介在
されている。

【０００９】また、図７において、９はＴＦＴパネルの
表面を覆う保護絶縁膜（透明膜）であり、この保護絶縁
膜９はＳi Ｎ等で形成されている、なお、図示しない
が、上記データラインの端子部は、その上の保護絶縁膜
９に開口を形成することによって露出され、また上記ゲ
ートラインの端子部はその上のゲート絶縁膜４および保
護絶縁膜９に開口を形成することによって露出されてい
る。

【００１０】上記ＴＦＴパネルは、次のような工程で製
造されている。

【００１１】［工程１］基板１上に、ゲート用金属膜を
成膜し、この金属膜をフォトリソグラフィ法によりパタ
ーニングしてゲート電極Ｇおよびゲートラインを形成す
る。

【００１２】［工程２］上記基板１上に、上記ゲート電
極Ｇおよびゲートラインを覆って、ゲート絶縁膜４と、
ｉ型半導体層５と、ブロッキング層８とを順次成膜す
る。

【００１３】［工程３］上記ブロッキング層８をフォト
リソグラフィ法によりｉ型半導体層５のチャンネル領域
を覆う形状にパターニングする。

【００１４】［工程４］ｎ型半導体層６とコンタクト層
７とを順次成膜する。

【００１５】［工程５］上記コンタクト層７とｎ型半導
体層６とｉ型半導体層５とをフォトリソグラフィ法によ
りトランジスタ素子領域の外形にパターニングする。

【００１６】［工程６］透明導電膜を成膜する。

【００１７】［工程７］上記透明導電膜をフォトリソグ
ラフィ法によりパターニングして、端部がソース電極形
成領域に重なる画素電極２を形成する。

【００１８】［工程８］ソース，ドレイン用金属膜を成
膜する。

【００１９】［工程９］上記ソース，ドレイン用金属膜
をフォトリソグラフィ法によりパターニングしてソー
ス，ドレイン電極Ｓ，Ｄおよびデータラインを形成する
とともに、上記コンタクト層７をソース，ドレイン電極
Ｓ，Ｄと同じ形状にパターニング（ただし、画素電極２
の端子部の下のコンタクト層７はエッチングされずに残
る）し、さらに、前記金属膜およびコンタクト層７のパ
ターニングに用いたレジストマスクを残したままｎ型半
導体層６のソース，ドレイン電極Ｓ，Ｄ間の部分をエッ
チングして、このｎ型半導体層６を切離し分離する。

【００２０】この場合、上記ｎ型半導体層６は、ｉ型半
導体層４の上に形成したブロッキング層８の上において
分離されるため、このｎ型半導体層６をエッチングする
ときに、ｉ型半導体層５のチャンネル領域がエッチング
されてダメージを受けることはない。ただし、ｎ型半導
体層６は、ソース，ドレイン電極Ｓ，Ｄ間の部分だけで
なく、ソース，ドレイン電極Ｓ，Ｄおよび画素電極端部
の外側に張出している部分も除去されるため、この部分
ではｉ型半導体層５もエッチングされるが、この部分は
薄膜トランジスタ３の特性に影響しないため、この部分
においてｉ型半導体層５の表面がエッチングされても、
あるいはｉ型半導体層５が除去されても、特に問題はな
い。

【００２１】［工程１０］この後は、保護絶縁膜９を成
膜し、この保護絶縁膜９のデータライン端子部上の部分
とゲートライン端子部上の部分にフォトリソグラフィ法
によって開口を形成するとともに、同時にゲート絶縁膜
４のゲートライン端子部上の部分に開口を形成して、デ
ータライン端子部とゲートライン端子部とを露出させ、
ＴＦＴパネルを完成する。

【００２２】

【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴパネルは、ｉ型半導体層５のチャンネル領域
の上にゲート絶縁膜４と同系の絶縁材（Ｓi Ｎ等）から
なるブロッキング層８を設けているため、ＴＦＴパネル
の製造工程において上記ブロッキング層８をパターニン
グする際に、ｉ型半導体層５の下のゲート絶縁膜４にピ
ンホール等の欠陥を発生させてしまうことがあった。

【００２３】これは、ｉ型半導体層５にピンホールが生
じていることがあるためであり、ｉ型半導体層５にピン
ホールがあってもその半導体特性はさほど変わらない
が、このｉ型半導体層５にピンホールがあると、ｉ型半
導体層５の上に成膜したブロッキング層８をパターニン
グする際に、そのエッチング液がｉ型半導体層５のピン
ホールを通ってゲート絶縁膜４に達する。そしてＳi Ｎ
等からなるブロッキング層８のパターニングはＢＨＦ等
の弗酸系エッチング液を用いて行われるため、このエッ
チング液がゲート絶縁膜４に達すると、このゲート絶縁
膜４もエッチングされてピンホール等の欠陥を発生す
る。

【００２４】なお、ｉ型半導体層５に欠陥がなければ、
ブロッキング層８のパターニング時にゲート絶縁膜４を
エッチングしてしまうことはないが、薄膜トランジスタ
の特性を上げるには、ｉ型半導体層５の層厚をできるだ
け薄くすることが望ましいため、欠陥のないｉ型半導体
層５を成膜することは困難である。

【００２５】そして、ｎ型半導体層６およびソース，ド
レイン電極Ｓ，Ｄは、上述したように、ブロッキング層
８をパターニングした後に形成されるため、ゲート絶縁
膜４に上記のようなピンホールが発生していると、ゲー
ト電極Ｇとソース，ドレイン電極Ｓ，Ｄとの間に層間短
絡が発生してしまう。なお、この層間短絡は、ゲートラ
インとデータラインとが交差する部分にも発生する。

【００２６】このため、上記従来のＴＦＴパネルは、そ
の製造過程で層間短絡を発生することが多く、したがっ
て製造歩留が悪いという問題をもっていた。

【００２７】本発明の目的は、薄膜トランジスタのｉ型
半導体層の上にブロッキング層を設けることなく、しか
もｉ型半導体層のチャンネル領域にダメージを与えるこ
となくｎ型半導体層を電気的に分離できるＴＦＴパネル
を提供するとともに、あわせてその製造方法を提供する
ことにある。

【００２８】

【課題を解決するための手段】本発明のＴＦＴパネル
は、画素電極の端部を薄膜トランジスタのソース電極と
その下のソース側コンタクト層との間に介在させ、この
画素電極と同じ透明導電膜からなる導電層を前記薄膜ト
ランジスタのドレイン電極とその下のドレイン側コンタ
クト層との間に設けるとともに、前記ソース側およびド
レイン側のコンタクト層をそれぞれ前記画素電極の端部
および前記導電層と同一の形状に形成し、かつ前記薄膜
トランジスタのｎ型半導体層のソース，ドレイン電極間
の部分を層厚全体にわたって酸化させた酸化絶縁層とし
たことを特徴とするものである。

【００２９】また、本発明のＴＦＴパネルの製造方法
は、基板上にゲート用金属膜を成膜し、この金属膜をパ
ターニングしてゲート電極を形成する第１の工程と、前
記基板上に、ゲート絶縁膜とｉ型半導体層とｎ型半導体
層とコンタクト層とを順次成膜する第２の工程と、前記
コンタクト層とｎ型半導体層とｉ型半導体層とを、トラ
ンジスタ素子領域の外形にパターニングする第３の工程
と、これらの層を覆って前記ゲート絶縁膜の上に透明導
電膜を成膜する第４の工程と、前記透明導電膜をパター
ニングして端部がソース電極形成領域に重なる画素電極
とドレイン電極形成領域に設ける導電層とを形成すると
ともに、前記コンタクト層を前記画素電極の端部および
前記導電層と同一の形状にパターニングする第５の工程
と、ソース，ドレイン用金属膜とを成膜する第６の工程
と、前記ソース，ドレイン用金属膜をソース，ドレイン
電極の形状にパターニングする第７の工程と、前記ソー
ス，ドレイン用金属膜のパターニングに用いたレジスト
マスクを残したまま前記ｎ型半導体層の酸化処理を行な
い、このｎ型半導体層のソース，ドレイン電極間の部分
を酸化絶縁層とする第８の工程と、からなることを特徴
とするものである。

【００３０】

【作用】すなわち、本発明のＴＦＴパネルは、薄膜トラ
ンジスタのｎ型半導体層を、そのソース，ドレイン電極
間の部分を酸化絶縁層とすることによってソース側とド
レイン側とに電気的に分離したものであり、このＴＦＴ
パネルは、ｎ型半導体層をエッチングして切離し分離す
るものではないため、ｉ型半導体層の上にブロッキング
層を設けておかなくても、ｉ型半導体層のチャンネル領
域にダメージを与えることはない。しかも、このＴＦＴ
パネルにおいては、前記ソース電極とその下のソース側
コンタクト層との間に端部を介在させて形成する画素電
極と同じ透明導電膜からなる導電層を前記ドレイン電極
とその下のドレイン側コンタクト層との間にも設けて、
前記ソース側およびドレイン側のコンタクト層をそれぞ
れ前記画素電極の端部および前記導電層と同一の形状に
形成しているため、その製造に際して、前記画素電極と
コンタクト層とを同じ工程でパターニングすることがで
きる。

【００３１】また、本発明の製造方法は、上記のような
工程でＴＦＴパネルを製造するものであり、特に、透明
導電膜をパターニングして端部がソース電極形成領域に
重なる画素電極とドレイン電極形成領域に設ける導電層
とを形成する際に、コンタクト層を前記画素電極の端部
および前記導電層と同一の形状にパターニングし、ま
た、ソース，ドレイン用金属膜のパターニングに用いた
レジストマスクを残したままｎ型半導体層の酸化処理を
行なってこのｎ型半導体層のソース，ドレイン電極間の
部分を酸化絶縁層としているため、少ないレジストマス
ク形成回数で上記ＴＦＴパネルを製造することができ
る。

【００３２】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。

【００３３】まず、ＴＦＴパネルの構成を説明する。図
４はＴＦＴパネルの一部分の平面図、図１、図２および
図３は図４の I−I 線、II−II線および III−III 線に
沿う拡大断面図である。

【００３４】このＴＦＴパネルは、ガラス等からなる透
明な基板１０の上に、画素電極１２ａと、その能動素子
である薄膜トランジスタ（ＴＦＴ）１３とを形成したも
のである。

【００３５】上記薄膜トランジスタ１３は、図１および
図４に示すように、基板１０上に形成したゲート電極Ｇ
と、このゲート電極Ｇを覆うゲート絶縁膜１４と、この
ゲート絶縁膜１４の上に形成されたｉ型半導体層１５
と、このｉ型半導体層１５の上にｎ型半導体層１６とコ
ンタクト層１７とを介して形成されたソース電極Ｓおよ
びドレイン電極Ｄとで構成されている。

【００３６】なお、ｉ型半導体層１５はａ−Ｓi で形成
され、ｎ型半導体層１６はｎ型不純物をドープしたａ−
Ｓi で形成され、コンタクト層１７はＣr 等の金属で形
成されている。

【００３７】また、この薄膜トランジスタ１３のゲート
電極Ｇは、基板１０上に形成したゲートラインＧＬに一
体に形成されており、ゲート絶縁膜１４はゲート電極Ｇ
およびゲートラインＧＬを覆って基板１０のほぼ全面に
形成されている。このゲート絶縁膜１４はＳi Ｎ等で形
成されており、このゲート絶縁膜１４の上には、ドレイ
ン電極ＤにつながるデータラインＤＬが形成されてい
る。なお、上記ゲート電極ＧおよびゲートラインＧＬは
Ａl またはＡl 合金等のゲート用金属膜１１で形成さ
れ、またソース，ドレイン電極Ｓ，Ｄおよびデータライ
ンＤＬはＡl またはＡl 合金等のソース，ドレイン用金
属膜１８で形成されている。

【００３８】一方、上記画素電極１２ａは、上記ゲート
絶縁膜（透明膜）１４の上に設けられている。この画素
電極１２ａは、ＩＴＯ等からなる透明導電膜１２で形成
されており、この画素電極１２ａは、その端部を薄膜ト
ランジスタ１３のソース側コンタクト層１７とソース電
極Ｓとの間に介在させて形成することによって前記ソー
ス電極Ｓに接続されている。なお、この画素電極１２ａ
の端部は、ソース電極Ｓより小さい面積に形成されてお
り、ソース電極Ｓは、画素電極端部が介在していない部
分では直接ｎ型半導体層１６に接している。

【００３９】また、上記薄膜トランジスタ１３のドレイ
ン電極Ｄとその下のドレイン側コンタクト層１７との間
には、上記画素電極１２ａと同じ透明導電膜（ＩＴＯ膜
等）１２からなる導電層１２ｂが設けられており、前記
ソース側およびドレイン側のコンタクト層１７はそれぞ
れ上記画素電極１２ａの端部および上記導電層１２ｂと
同一の形状に形成されている。なお、上記導電層１２ｂ
およびドレイン側コンタクト層１７は、ドレイン電極Ｄ
より小さい面積に形成されて全体をドレイン電極Ｄで覆
われており、ドレイン電極Ｄは、導電層１２ｂが介在し
ていない部分では直接ｎ型半導体層１６に接している。

【００４０】さらに、上記薄膜トランジスタ１３のｎ型
半導体層１６は、ｉ型半導体層１５の上にその全域にわ
たって形成されており、このｎ型半導体層１６のソー
ス，ドレイン電極Ｓ，Ｄ間の部分は、この部分を層厚全
体にわたって酸化させた酸化絶縁層１６ａとされてい
る。すなわち、このｎ型半導体層１６は、そのソース，
ドレイン電極Ｓ，Ｄ間の部分を酸化絶縁層１６ａとする
ことによって、ソース側とドレイン側とに電気的に分離
されている。

【００４１】なお、この実施例のＴＦＴパネルでは、そ
の表面にＳi Ｎ等からなる保護絶縁膜（透明膜）１９を
設けており、上記データラインＤＬの端子部ＤＬａは、
図２および図４に示すように、その上の保護絶縁膜１９
に開口１９ａを形成することによって露出されている。

【００４２】また、ゲートラインＧＬの端子部ＧＬａ
は、図３および図４に示すような二層構造とされてお
り、その下層膜は上記ゲート用金属膜１１で形成され、
上層膜は上記ソース，ドレイン用金属膜１８で形成され
ている。なお、前記上層膜（ソース，ドレイン用金属
膜）１８は、ゲート絶縁膜１４に設けた開口１４ａ内に
充填されて上記下層膜（ゲート用金属膜）１１の上に積
層されている。そして、このゲートライン端子部ＧＬａ
は、その上の保護絶縁膜１９に開口１９ｂを形成するこ
とによって露出されている。

【００４３】すなわち、上記ＴＦＴパネルは、薄膜トラ
ンジスタ１３のｎ型半導体層１６を、そのソース，ドレ
イン電極Ｓ，Ｄ間の部分を酸化絶縁層１６ａとすること
によってソース側とドレイン側とに電気的に分離したも
のであり、このＴＦＴパネルは、従来のＴＦＴパネルの
ようにｎ型半導体層をエッチングして切離し分離するも
のではないため、ｉ型半導体層１５のチャンネル領域の
上にブロッキング層を設けておかなくても、ｎ型半導体
層１６の分離に際してｉ型半導体層１５のチャンネル領
域にダメージを与えることはない。

【００４４】そして、上記ＴＦＴパネルでは、薄膜トラ
ンジスタ１３のｉ型半導体層１５の上にブロッキング層
を設ける必要がないため、従来のＴＦＴパネルのよう
に、前記ブロッキング層のパターニング時にゲート絶縁
膜１４にピンホール等の欠陥を発生させてしまうことは
なく、したがって、ゲート電極Ｇとソース，ドレイン電
極Ｓ，Ｄとの間の層間短絡や、ゲートラインＧＬとデー
タラインＤＬとの交差部分の層間短絡の発生を防いで、
製造歩留を向上させることができる。

【００４５】しかも、上記ＴＦＴパネルにおいては、前
記ソース電極Ｓとその下のソース側コンタクト層１７と
の間に端部を介在させて形成する画素電極１２ａと同じ
透明導電膜からなる導電層１２ｂを前記ドレイン電極Ｄ
とその下のドレイン側コンタクト層１７との間にも設け
て、ソース側およびドレイン側のコンタクト層１７を画
素電極１２ａの端部およびドレイン電極Ｄ部の導電層１
２ｂとそれぞれ同一の形状に形成しているため、その製
造に際して、画素電極１２ａとコンタクト層１７とを同
じ工程でパターニングすることができる。

【００４６】次に、上記ＴＦＴパネルの製造方法を説明
する。

【００４７】図５および図６はＴＦＴパネルの製造工程
図である。なお、図５（ａ）〜（ｄ）および図６（ｅ）
〜（ｈ）はそれぞれ、ＴＦＴパネルの薄膜トランジスタ
部分とデータライン端子部およびデータライン端子部の
断面を示している。

【００４８】［工程１］まず、図５（ａ）に示すよう
に、ガラス等からなる透明な基板１０上にゲート電極Ｇ
およびゲートラインＧＬ（図４参照）を形成する。この
ゲート電極ＧおよびゲートラインＧＬは、基板１０上に
ゲート用金属膜１１を成膜し、この金属膜１１をフォト
リソグラフィ法によりパターニングして形成する。な
お、図５（ａ）において図上右端に示した金属膜１１
は、ゲートライン端子部ＧＬａの下層膜である。

【００４９】［工程２］次に、上記図５（ａ）に示した
ように、上記基板１０上に、上記ゲート電極Ｇおよびゲ
ートラインＧＬを覆って、ゲート絶縁膜１４と、ｉ型半
導体層１５と、ｎ型半導体層１６と、コンタクト層１７
とを順次成膜する。

【００５０】［工程３］次に、図５（ｂ）に示すよう
に、上記コンタクト層１７とｎ型半導体層１６とｉ型半
導体層１５とを、フォトリソグラフィ法によって、トラ
ンジスタ素子領域の外形にパターニングする。

【００５１】［工程４］次に、図５（ｃ）に示すよう
に、ゲート絶縁膜１４の上に、上記パターニングした各
層１７，１６，１５を覆ってＩＴＯ膜等の透明導電膜１
２を成膜する。

【００５２】［工程５］次に、図５（ｄ）に示すよう
に、上記透明導電膜１２をフォトリソグラフィ法により
パターニングし、端部がソース電極形成領域に重なる画
素電極１２ａとドレイン電極形成領域に設ける導電層１
２ｂとを形成するとともに、上記コンタクト層１７を前
記画素電極１２ａの端部および前記導電層１２ｂと同一
の形状にパターニングする。なお、上記画素電極１２ａ
の端部およびその下のソース側コンタクト層１７はソー
ス電極形成領域より小さい面積にパターニングし、また
上記導電層１２ｂとその下のドレイン側コンタクト層１
７は、ドレイン電極形成領域より小さくかつこの領域内
に完全に収まる面積にパターニングする。

【００５３】［工程６］次に、上記図５（ｄ）に示した
ように、ゲート絶縁膜１４に、ゲートライン端子部ＧＬ
ａの下層膜（ゲート用金属膜）１１を露出させる開口１
４ａをフォトリソグラフィ法によって形成する。

【００５４】［工程７］次に、図６（ｅ）に示すよう
に、ゲート絶縁膜１４の上に、パターニングした透明導
電膜１２等を覆ってソース，ドレイン用金属膜１８を成
膜する。このとき、ソース，ドレイン用金属膜１８は、
ゲート絶縁膜１４に形成した上記開口１４ａ内にも充填
される。

【００５５】［工程８］次に、図６（ｆ）に示すよう
に、上記ソース，ドレイン用金属膜１８をフォトリソグ
ラフィ法によりパターニングして、ソース，ドレイン電
極Ｓ，ＤおよびデータラインＤＬ（図４参照）と、ゲー
トライン端子部ＧＬａの上層膜とを形成する。なお、ソ
ース，ドレイン電極Ｓ，Ｄは、画素電極１２ａの端部お
よび上記導電層１２ｂを覆う面積に形成する。また、図
６（ｆ）においてＤＬａはデータラインＤＬの端子部で
あり、このデータライン端子部ＤＬａは上記ソース，ド
レイン用金属膜１８のみで形成される。

【００５６】［工程９］次に、上記図６（ｆ）に示した
ように、上記ソース，ドレイン用金属膜１８のパターニ
ングに用いたレジストマスク２０を残したまま、ｎ型半
導体層１６の酸化処理を行なってそのソース，ドレイン
電極Ｓ，Ｄ間の部分をその層厚全体にわたって酸化させ
た酸化絶縁層１６ａとし、この酸化絶縁層１６ａにより
ｎ型半導体層１６をソース側とドレイン側とに電気的に
分離して薄膜トランジスタ１３を完成する。

【００５７】このｎ型半導体層１５の酸化処理は、例え
ば陽極酸化によって行なう、この陽極酸化は、基板１０
を電解液中に浸漬してｎ型半導体層１６を電解液中にお
いて対向電極（白金電極）と対向させ、ｎ型半導体層１
６を陽極とし、対向電極を陰極として、この両極間に電
圧を印加して行なう。このように電解液中においてｎ型
半導体層１６と対向電極の間に電圧を印加すると、陽極
であるｎ型半導体層１６のレジストマスク２０で覆われ
ていない領域（電解液中に接する領域）が化成反応を起
して陽極酸化され、このｎ型半導体層１６の酸化領域が
酸化絶縁層１６ａとなる。

【００５８】なお、この場合、ｎ型半導体層１６はその
表面側から酸化されて行くが、その酸化深さは主に印加
電圧によって決まるから、ｎ型半導体層１６の層厚に応
じては印加電圧を設定すれば、ｎ型半導体層１６の酸化
領域をその層厚全体にわたって酸化させることができ
る。

【００５９】また、上記陽極酸化におけるｎ型半導体層
１６への通電は、データラインＤＬを電流経路とし、こ
のデータラインＤＬからドレイン電極Ｄを介して行なう
ことができるから、データラインＤＬに沿って形成され
る全ての薄膜トランジスタ１３のｎ型半導体層１６を均
一に陽極酸化することができる。

【００６０】この場合、ドレイン電極Ｄおよびデータラ
インＤＬの側面はレジストマスク２０で覆われていない
ため、このドレイン電極ＤおよびデータラインＤＬの側
面も陽極酸化されるが、このドレイン電極Ｄおよびデー
タラインＤＬは、その側面が酸化絶縁層となるだけで、
中央部は酸化されない。

【００６１】また、ドレイン電極Ｄの下の導電層１２ｂ
がドレイン電極Ｄの外側に露出していると、電流が導電
層１２ｂの露出部分と上記対向電極との間に流れて（こ
の導電層１２ｂはＩＴＯ等の酸化物であって化成反応を
起こさないから、電流が導電層１２ｂの露出部分と対向
電極との間に流れ続ける）、ｎ型半導体層１６には電流
がほとんど流れなくなり、そのためにｎ型半導体層１６
を陽極酸化させることができなくなるが、上述したよう
に、ドレイン電極Ｄを上記導電層１２ｂを覆う面積に形
成しておけば、ｎ型半導体層１６と対向電極との間に電
流を流してｎ型半導体層１６を陽極酸化させることがで
きる。

【００６２】なお、ｉ型半導体層１５の抵抗率（ゲート
電極Ｇにゲート電圧が印加されていない状態での抵抗
率）は、ｎ型半導体層１６の抵抗率に対して３桁以上大
きく、したがって、ｎ型半導体層１６を陽極酸化する際
にその下のｉ型半導体層１５も酸化されてしまうことは
ない。

【００６３】［工程１０］次に、上記レジストマスク２
０を剥離し、この後、図６（ｇ）に示すように保護絶縁
膜１９を成膜する。

【００６４】［工程１１］次に、図６（ｈ）に示すよう
に、上記保護絶縁膜１８をフォトリソグラフィ法により
パターニングして、データライン端子部ＤＬａおよびゲ
ートライン端子部ＧＬａの上に開口１９ａ，１９ｂを形
成し、これら端子部ＤＬａ，ＧＬａを露出させてＴＦＴ
パネルを完成する。

【００６５】上記ＴＦＴパネルの製造方法によれば、透
明導電膜１２をパターニングして端部がソース電極形成
領域に重なる画素電極１２ａとドレイン電極形成領域に
設ける導電層１２ｂとを形成する際に、コンタクト層１
７を前記画素電極１２ａの端部および前記導電層１２ｂ
と同一の形状にパターニングし、また、ソース，ドレイ
ン用金属膜１８のパターニングに用いたレジストマスク
２０を残したままｎ型半導体層１６の酸化処理を行なっ
てこのｎ型半導体層１６のソース，ドレイン電極Ｓ，Ｄ
間の部分を酸化絶縁層１６ａとしているため、少ないレ
ジストマスク形成回数で上記ＴＦＴパネルを製造するこ
とができる。

【００６６】すなわち、上記製造方法によりＴＦＴパネ
ルを製造する場合のレジストマスクの形成回数は、 (1) ゲート用金属膜１１のパターニング時 (2) コンタクト層１７とｎ型半導体層１６およびｉ型半
導体層１５のトランジスタ素子領域外形へのパターニン
グ時 (3) 透明導電膜１２とその下のコンタクト層１６のパタ
ーニング時 (4) ゲート絶縁膜１４への開口１４ａの形成時 (5) ソース，ドレイン用金属膜１８のパターニングおよ
びｎ型半導体層１６の陽極酸化時 (6) 保護絶縁膜１９への開口１９ａ，１９ｂの形成時の
計６回でよい。

【００６７】したがって、上記製造方法によれば、上記
ＴＦＴパネルを少ないレジストマスク形成回数で高能率
にかつ低コストに製造することができる。

【００６８】なお、上記実施例では、ゲートラインＧＬ
の端子部ＧＬａを、ゲート用金属膜１１を下層膜とし、
ソース，ドレイン用金属膜１８を上層膜とする二層構造
としたが、このゲートラインＧＬの端子部ＧＬａは、ゲ
ート用金属膜１１のみで形成してもよい。その場合は、
ゲート絶縁膜１４に設ける開口１４ａを保護絶縁膜１９
に開口１９ａ，１９ｂを形成するときに同時に形成でき
るため、上記実施例における［工程６］は不要となるか
ら、レジストマスクの形成回数はさらに１回少なくてす
む。

【００６９】また、上記実施例では、ｎ型半導体層１６
のソース，ドレイン電極Ｓ，Ｄ間の部分を、電解液中で
化成反応を起させる酸化処理によって酸化させている
が、このｎ型半導体層１６の酸化処理は、ガス雰囲気中
で化成反応を起させるプラズマ酸化によって行なっても
よい。

【００７０】

【発明の効果】本発明のＴＦＴパネルは、薄膜トランジ
スタのｎ型半導体層を、そのソース，ドレイン電極間の
部分を酸化絶縁層とすることによってソース側とドレイ
ン側とに電気的に分離したものであり、このＴＦＴパネ
ルは、ｎ型半導体層をエッチングして切離し分離するも
のではないため、ｉ型半導体層の上にブロッキング層を
設けておかなくても、ｉ型半導体層のチャンネル領域に
ダメージを与えることはない。しかも、このＴＦＴパネ
ルにおいては、前記ソース電極とその下のソース側コン
タクト層との間に端部を介在させて形成する画素電極と
同じ透明導電膜からなる導電層を前記ドレイン電極とそ
の下のドレイン側コンタクト層との間にも設けて、前記
ソース側およびドレイン側のコンタクト層をそれぞれ前
記画素電極の端部および前記導電層と同一の形状に形成
しているため、その製造に際して、前記画素電極とコン
タクト層とを同じ工程でパターニングすることができ
る。

【００７１】また、本発明の製造方法は、透明導電膜を
パターニングして端部がソース電極形成領域に重なる画
素電極とドレイン電極形成領域に設ける導電層とを形成
する際に、コンタクト層を前記画素電極の端部および前
記導電層と同一の形状にパターニングし、また、ソー
ス，ドレイン用金属膜のパターニングに用いたレジスト
マスクを残したままｎ型半導体層の酸化処理を行なって
このｎ型半導体層のソース，ドレイン電極間の部分を酸
化絶縁層としているため、少ないレジストマスク形成回
数で上記ＴＦＴパネルを製造することができる。

【図面の簡単な説明】

【図１】図４の I−I 線に沿う拡大断面図。

【図２】図４のII−II線に沿う拡大断面図。

【図３】図４の III−III 線に沿う拡大断面図。

【図４】本発明の一実施例を示すＴＦＴパネルの一部分
の平面図。

【図５】ＴＦＴパネルの製造方法を示す前半の製造工程
図。

【図６】ＴＦＴパネルの製造方法を示す後半の製造工程
図。

【図７】従来のＴＦＴパネルの一部分の断面図。

【符号の説明】

１０…基板、１１…ゲート用金属膜、Ｇ…ゲート電極、
ＧＬ…ゲートライン、ＧＬａ…端子部、１２…透明導電
膜、１２ａ…画素電極、１２ｂ…導電層、１３…薄膜ト
ランジスタ、１４…ゲート絶縁膜、１５…ｉ型半導体
層、１６…ｎ型半導体層、１６ａ…酸化絶縁層、１７…
コンタクト層、１８…ソース，ドレイン用金属膜、Ｓ…
ソース電極、Ｄ…ドレイン電極、ＤＬ…データライン、
ＤＬａ…端子部、１９…保護絶縁膜、２０…レジストマ
スク。

Claims (2)

【特許請求の範囲】
1. 【請求項１】基板上に、ゲート電極とゲート絶縁膜とｉ
   型半導体層とｎ型半導体層とコンタクト層とソース，ド
   レイン電極とからなる薄膜トランジスタと、この薄膜ト
   ランジスタのソース電極につながる画素電極とを形成し
   た薄膜トランジスタパネルにおいて、 前記画素電極の端部を前記ソース電極とその下のソース
   側コンタクト層との間に介在させ、この画素電極と同じ
   透明導電膜からなる導電層を前記ドレイン電極とその下
   のドレイン側コンタクト層との間に設けるとともに、前
   記ソース側およびドレイン側のコンタクト層をそれぞれ
   前記画素電極の端部および前記導電層と同一の形状に形
   成し、かつ前記ｎ型半導体層のソース，ドレイン電極間
   の部分を層厚全体にわたって酸化させた酸化絶縁層とし
   たことを特徴とする薄膜トランジスタパネル。
2. 【請求項２】基板上に、ゲート電極とゲート絶縁膜とｉ
   型半導体層とｎ型半導体層とコンタクト層とソース，ド
   レイン電極とからなる薄膜トランジスタと、この薄膜ト
   ランジスタのソース電極につながる画素電極とを形成し
   た薄膜トランジスタパネルの製造方法において、 基板上にゲート用金属膜を成膜し、この金属膜をパター
   ニングしてゲート電極を形成する第１の工程と、 前記基板上に、ゲート絶縁膜とｉ型半導体層とｎ型半導
   体層とコンタクト層とを順次成膜する第２の工程と、 前記コンタクト層とｎ型半導体層とｉ型半導体層とを、
   トランジスタ素子領域の外形にパターニングする第３の
   工程と、 これらの層を覆って前記ゲート絶縁膜の上に透明導電膜
   を成膜する第４の工程と、 前記透明導電膜をパターニングして端部がソース電極形
   成領域に重なる画素電極とドレイン電極形成領域に設け
   る導電層とを形成するとともに、前記コンタクト層を前
   記画素電極の端部および前記導電層と同一の形状にパタ
   ーニングする第５の工程と、 ソース，ドレイン用金属膜とを成膜する第６の工程と、 前記ソース，ドレイン用金属膜をソース，ドレイン電極
   の形状にパターニングする第７の工程と、 前記ソース，ドレイン用金属膜のパターニングに用いた
   レジストマスクを残したまま前記ｎ型半導体層の酸化処
   理を行ない、このｎ型半導体層のソース，ドレイン電極
   間の部分を酸化絶縁層とする第８の工程と、からなるこ
   とを特徴とする薄膜トランジスタパネルの製造方法。