JPH01219722A - 薄膜トランジスタパネル及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の分野〕 本発明は、薄膜トランジスタ及びその製造方法と薄膜ト
ランジスタパネル及びその製造方法に関するものである
。

〔従来の技術〕

例えばアクティブマトリクス液晶表示素子の画素電極を
駆動する薄膜トランジスタとしては、従来、次のような
構造のものが知られている。

第２１図及び第２２図はアクティブマトリクス液晶表示
装置の画素電極形成基板として使用される薄膜トランジ
スタパネルの一部分を示したもので、図中１はガラス等
からなる絶縁性の透明基板であり、この基板１上には多
数の透明画素電極２が行方向（図において左右方向）及
び列方向（図において上下方向）に並べてマトリクス状
に配列形成されている。３は各画素電極２の側方にそれ
ぞれ位置させて基板１上に行方向及び列方向に並べて配
列形成された多数の薄膜トランジスタである。この薄膜
トランジスタ３は、前記基板１上にゲート電極４Ｇと、
ゲー］・絶縁膜５と、アモルファスシリコンからなる半
導体膜６とを順次積層し、前記半導体膜６の上に、チャ
ンネル部Ｃを存して互いに離間するソース電極８Ｓとド
レイン電極８Ｄとを、半導体膜６上に設けたコンタクト
膜７を介して形成したもので、行方向または列方向のい
ずれか一方、例えば行方向に並ぶ各薄膜トランジスタ３
のゲート電極４Ｇは、各画素電極２の行間を通して基板
１上に形成した、各薄膜トランジスタ３の並び方向に沿
う制御信号入力ライン（ゲートライン）４０ａに接続さ
れている。なお、この制御信号入力ライン４Ｇａは、各
薄膜トランジスタ３のゲート電極４Ｇと一体のものとさ
れている。また、ゲート絶縁膜５は、制御信号入力ライ
ン４Ｇａの駆動回路接続端子部（図示しないが基板１の
側縁部に導出されている）を除いて基板１上にそのほぼ
全面を覆うように形成されており、各薄膜トランジスタ
３の半導体膜６はゲート絶縁膜５上にゲート電極４Ｇと
対向させて形成され、ソース電極８Ｓとドレイン電極８
Ｄは半導体膜６上からゲート絶縁膜５上にまたがって形
成されている。さらに、制御信号入力ライン４０ａと直
交する方向（列方向）に並ぶ各薄膜トランジスタ３のソ
ース電極８Ｓとドレイン電極８Ｄとの一方例えばソース
電極８Ｓは、各画素電極２の列間を通して基板１上に形
成した、各薄膜トランジスタ３の並び方向に沿うデータ
信号入力ライン（ソースライン）８Ｓａに接続されてお
り、他方のドレイン電極８Ｄは、ゲート絶縁膜５上に形
成した画素電極２に接続されている。なお、前記データ
信号入力ライン８Ｓａは、各薄膜トランジスタ３のソー
ス電極８Ｓと一体のものとされている。

第２３図は上記薄膜トランジスタパネルの製造方法をＴ
程順に示したもので、この薄膜トランジスタパネルは次
のようにして製造されている。

まず、第２３図（ａ）に示すように基板１上にその全面
にわたってクロム等からなる導電薄膜４を形成し、この
導電薄膜４をパターニングして、第２３図（ｂ）に示す
ように各薄膜トランジスタ３のゲート電極４Ｇと制御信
号入力ライン４０ａを形成する。次に、上記ゲート電極
４Ｇと制御信号入力ライン４Ｇａを形成した基板１上に
その全面にわたってシリコン窒化物等からなるゲート絶
縁膜５を第２３図（ｃ）に示すように形成し、その上に
アモルファスシリコンを被着させて半導体膜を形成する
とともに、さらにその上に燐等の不純物を含むアモルフ
ァスシリコンを被着させてコンタクト膜を形成した後に
、この半導体膜とコンタクト膜をパターニングして、第
２３図（ｄ）に示すように、ゲート電極４Ｇに対向する
部分のみに半導体膜６とコンタクト膜７とを残す。この
後、基板１上全体にＩＴＯ等の透明電極膜を形成してこ
れをパターニングすることにより画素電極２を第２３図
（ｅ）に示すように形成し、次に、基板１」二全体にク
ロム等からなる導電薄膜を形成して、この導電薄膜のチ
ャンネル部対応部分と、トランジスタ素子領域及びデー
タ信号入力ライン８Ｓａと画素電極接続部に対応する部
分以外の不要部分とを除去することにより、第２３図（
ｆ）に示すようにチャンネル部Ｃにおいて分離されたソ
ース電極８Ｓ及びドレイン電極８Ｄとデータ信号入力ラ
イン８Ｓａとを形成するとともに、前記コンタクト膜７
のチャンネル部対応部分を半導体膜６面まで除去して、
薄膜トランジスタ３を完成する。

なお、ゲート絶縁膜５で覆われている制御信号入力ライ
ン４Ｇａの端子部は、この後ゲート絶縁膜５の外側縁部
を除去することによって露出される。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜トランジスタ３は、基板
１上に形成したゲート電極４Ｇの上に基板全面を覆うゲ
ート絶縁膜５を形成し、このゲート絶縁膜５の上にゲー
ト電極４Ｇと対向させて半導体膜６を形成したものであ
るために、ゲート電極４Ｇと半導体膜６のパターニング
を前述した製造方法のように別工程で行なわなければな
らないし、また、ソース電極８Ｓ及びドレイン電極８Ｄ
も、前記半導体膜６のパターニングを行なった後に、そ
の上に導電薄膜を形成してこれをパターニングする方法
で形成しなければならず、したがって上記従来の薄膜ト
ランジスタはその製造が面倒であるし、またこのような
薄膜トランジスタを配列形成した薄膜トランジスタパネ
ルもその製造が面倒であるという問題をもっていた。

しかも、上記薄膜トランジスタを製造する場合、従来は
、基板１上に導電薄膜４を形成してこれをパターニング
することにより所定形状のゲート電極４Ｇを形成し、こ
のゲート電極４Ｇを形成した基板１上にゲート絶縁膜５
を形成した後に、その上に半導体膜６及びコンタクト膜
７を形成してこれらを所定形状にパターニングし、この
後その上に導電薄膜を）ｉニ成してこれをパターニング
することによりソース電極８Ｓとドレイン電極８Ｄを形
成しているために、半導体膜６のパターニング時と、ソ
ース電極８Ｓ及びドレイン電極８Ｄのパターニング時と
の二度にわたって、精度を要求されるマスク合せを行な
わなければならなかった。すなわち、ゲート電極４Ｇ、
半導体膜６、ソース・ドレイン電極８Ｓ、８Ｄのパター
ニングは、基板１上にその全面にわたって形成した披パ
ターニング膜（ゲート電極の場合は導電薄膜）の上にフ
ォトレジストを塗布し、これを露光及び現像処理するこ
とにより、被パターニング膜上に所定パターンのレジス
ト膜を形成して彼バターニング膜をエツチングする方法
で行われており、また前記フォトレジストの露光処理は
所定パターンの露光マスクを使用して行われている。そ
して、特性のよい薄膜トランジスタを製造するには、半
導体膜６をその全域においてゲート電極４Ｇと完全に対
向するように形成するとともに、ソース電極８Ｓ及びド
レイン電極８Ｄを所定のチャンネル長を存して形成する
必要があるが、このように半導体膜６及びソース・ドレ
イン電極８Ｓ、８Ｄを形成するには、半導体膜６のパタ
ーニングに際して露光マスクを厳密に位置合せしてフォ
トレジストを露光処理し、また、ソース・ドレイン電極
８Ｓ、８Ｄとなる導電薄膜のパターニングに際しても露
光マスクを厳密に位置合せしてフォトレジストを露光処
理しなければならないことになる。なお、このマスク合
せの精度には限界があるために、従来は、薄膜トランジ
スタをその製造時のマスク合せ精度に余裕をもたせた設
計としているが、これでは、製造されたトランジスタの
素子面積が大きくなってしまうし、また画素電極２を形
成する薄膜トランジスタパネルの場合は、トランジスタ
素子面積が大きくなった分だけ画素電極面積を小さくし
なければならなくなるから、この薄膜トランジスタパネ
ルを使用する表示素子の有効表示面積を減少させてしま
うことになる。

本発明は、製造が容易な薄膜トランジスタ及び薄膜トラ
ンジスタパネルを提供するとともに、あわせてこれらの
製造方法を提供することを目的としたものである。

〔課題を解決するための手段〕

本発明の薄膜トランジスタは、絶縁性基板上にゲート電
極、ゲート絶縁膜、半導体膜を順次積層し、前記半導体
膜の上にチャンネル部を存して互いに離間するソース電
極とドレイン電極とをコンタクト膜を介して形成した薄
膜トランジスタにおいて、前記ゲート電極とゲート絶縁
膜と半導体膜のトランジスタ素子領域の外形を全て同一
にするとともに、前記ソース電極とドレイン電極を、前
記半導体膜の周縁より外側に突出しない形状としたこと
を特徴とするものである。

また、本発明の薄膜トランジスタの製造方法は、絶縁性
基板上にその全面にわたって、ゲート電極となる下部導
電薄膜、ゲート絶縁膜、半導体膜、コンタクト膜、ソー
ス電極及びドレイン電極となる上部導電薄膜を順次積層
形成する工程と、前記−に１部導電薄膜の上に所定パタ
ーンのレジスト膜を形成して前記上部導電薄膜、コンタ
クト膜、半導体膜、ゲート絶縁膜及び下部導電薄膜を同
一形状にパターニングする工程と、前記上部導電薄膜の
チャンネル部対応部分とこの部分のコンタクト膜とを除
去して前記上部導電薄膜をソース電極とドレイン電極と
に分離する工程とからなることを特徴としたものである
。

さらに本発明の薄膜トランジスタパネルは、絶縁性基板
上に、この基板上にゲート電極、ゲート絶縁膜、半導体
膜を順次積層し、前記半導体膜の上にチャンネル部を存
して互いに離間するソース電極とドレイン電極とをコン
タクト膜を介して形成した複数の薄膜トランジスタを行
方向及び列方向に配列形成し、かつ行方向または列方向
に並ぶ各薄膜トランジスタのゲート電極をこの各薄膜ト
ランジスタの並び方向に沿う制御信号入力ラインに、こ
の制御信号入力ラインと交差する方向に並ぶ各薄膜トラ
ンジスタのソース電極及びドレイン電極の一方をこの各
薄膜トランジスタの並び方向に沿うデータ信号入力ライ
ンに接続するとともに、前記ソース電極及びドレイン電
極の他方を、前記各薄膜トランジスタにそれぞれ対応さ
せて前記基板上に行方向及び列方向に配列形成した各画
素電極に接続してなる薄膜トランジスタパネルにおいて
、前記各薄膜トランジスタのゲート電極とゲート絶縁膜
と半導体膜のトランジスタ素子領域の外形を全て同一に
するとともに、前記ソース電極とドレイン電極を、前記
半導体膜の周縁より外側に突出しない形状としたことを
特徴とするものである。

また、本発明の薄膜トランジスタパネルの製造方法は、
絶縁性基板上にその全面にわたって各薄膜トランジスタ
のゲート電極及び制御信号入力ラインとなる下部導電薄
膜を形成し、この下部導電薄膜を前記制御信号入力ライ
ンに沿いかつゲート電極及び制御信号入力ラインより広
幅な複数本のストライプ状導電薄膜に分離する工程と、
このストライプ状導電薄膜を形成した基板上にその全面
にわたってゲート絶縁膜、半導体膜、コンタクト膜、ソ
ース電極及びドレイン電極とデータ信号入力ラインとな
る上部導電薄膜を順次積層形成する工程と、前記上部導
電薄膜の上に各薄膜トランジスタの素子領域と前記制御
信号入力ライン及びデータ信号入力ラインに対応するパ
ターンのレジスト膜を形成して前記上部導電薄膜、コン
タクト膜、半導体膜、ゲート絶縁膜及びストライプ状導
電薄膜を同一形状にパターニングして各トランジスタ素
子領域と前記制御信号入力ライン及びデータ信号入力ラ
インを形成する工程と、前記上部導電薄膜の各トランジ
スタ素子領域のチャンネル部及び制御信号入力ラインに
対応する部分とこの部分のコンタクト膜とを除去して、
各トランジスタ素子領域の上部導電薄膜をソース電極と
ドレイン電極とに分離するとともに各データ信号入力ラ
インをラインごとに分離する工程と、前記各トランジス
タ素子領域の側方に、前記ソース電極とドレイン電極と
のいずれか一方に接続して画素電極を形成する工程とか
らなることを特徴とするものである。

〔作用〕

本発明の薄膜トランジスタによれば、ゲート電極と、そ
の上のゲート絶縁膜と、その上の半導体膜とのトランジ
スタ素子領域の外形を全て同一にしているために、ゲー
ト絶縁膜の下のゲート電極のパターニングをゲート絶縁
膜上の半導体膜のパターニングと一緒に行なうことがで
きるし、また、半導体膜上のソース電極とドレイン電極
を半導体膜の周縁より外側に突出しない形状としている
ために、半導体膜とゲート絶縁膜とゲート電極のパター
ニングを、基板上にゲート電極となる下部導電薄膜とゲ
ート絶縁膜と半導体膜及びコンタクト膜とソース・ドレ
イン電極となる上部導電薄膜とを全て積層形成した後に
一括して行ない、この後に前記上部導電薄膜をチャンネ
ル部においてソース電極とドレイン電極に分離するだけ
で薄膜トランジスタを完成することができるから、この
薄膜トランジスタの製造は容易である。

また、本発明の薄膜トランジスタの製造方法は、絶縁性
基板上にその全面にわたって、ゲート電極となる下部導
電薄膜、ゲート絶縁膜、半導体膜、コンタクト膜、ソー
ス電極及びドレイン電極となる上部導電薄膜を順次積層
形成し、前記上部導電？’４　Ｈの上に所定パターンの
レジスト膜を形成して前記上部導電薄膜、コンタクト膜
、半導体膜、ゲート絶縁膜及び下部導電薄膜を同一形状
にパターニングした後に、前記上部導電薄膜のチャンネ
ル部対応部分とこの部分のコンタクト膜とを除去して前
記上部導電薄膜をソース電極とドレイン電極とに分離す
るものであるから、前記各膜のパターニングは、上部導
電薄膜から下部導電薄膜までのパターニングと、上部導
電薄膜をソース電極とドレイン電極とに分離するパター
ニングとの２回のパターニングによって行なうことがで
きるし、また厳密なマスク合せを必要とするのは、上部
導電薄膜をソース電極とドレイン電極とに分離するパタ
ーニング時たけであるから、この製造方法によれば薄膜
トランジスタを容易に製造することができる。

さらに本発明の薄膜トランジスタパネルにおいても、各
薄膜トランジスタのゲート電極とゲート絶縁膜と半導体
膜のトランジスタ素子領域の外形を全て同一にするとと
もに、ソース電極とドレイン電極を、半導体膜の周縁よ
り外側に突出しない形状としているから、上記薄膜トラ
ンジスタと同様に、半導体膜とゲート絶縁膜とゲート電
極のパターニングを、基板上にゲート電極となる下部導
電薄膜とゲート絶縁膜と半導体膜及びコンタクト膜とソ
ース・ドレイン電極となる上部導電薄膜とを全て積層形
成した後に一括して行ない、この後に前記上部導電薄膜
をチャンネル部においてソース電極とドレイン電極に分
離するだけで薄膜トランジスタを完成することができ、
したがってこの薄膜トランジスタパネルの製造は容易で
ある。

また、本発明の薄膜トランジスタパネルの製造方法は、
絶縁性基板上にその全面にわたって各薄膜トランジスタ
のゲート電極及び制御信号入力ラインとなる下部導電薄
膜を形成し、この上部導電薄膜を制御信号入力ラインに
沿う複数本のストライプ状導電薄膜に分離することによ
って、最終的に形成される各薄膜トランジスタのうち制
御信号入力ラインと交差する方向に並ぶ各トランジスタ
のゲート電極を短絡しない状態に切離しておき、この後
、この基板−ににその全面にわたってゲート絶縁膜、半
導体膜、コンタクト膜、ソース電極及びドレイン電極と
データ信号入力ラインとなる上部導電薄膜を順次積層形
成し、前記上部導電薄膜の上に各薄膜トランジスタの素
子領域と前記制御信号入力ライン及びデータ信号入力ラ
インに対応するパターンのレジスト膜を形成して前記上
部導電薄膜、コンタクト膜、半導体膜、ゲート絶縁膜及
びストライプ状導電薄膜を同一形状にパターニングする
ことにより、各トランジスタ素子領域と前記制御信号入
力ライン及びデータ信号入力ラインを形成するとともに
、この後前記上部導電薄膜の各トランジスタ素子領域の
チャンネル部及び制御信号入力ラインに対応する部分と
この部分のコンタクト膜とを除去して、各トランジスタ
素子領域の上部導電薄膜をソース電極とドレイン電極と
に分離するとともに各データ信号入力ラインをラインご
とに分離するものであるから、各トランジスタ及び制御
信号入力ラインとデータ信号入力ラインの形成に際して
の前記ストライプ状導電薄膜及びその上の６膜のパター
ニングを、上部導電薄膜からストライプ状導電薄膜まで
のパターニングと、上部導電薄膜をソース電極とドレイ
ン電極とに分離するとともにこの上部導電薄膜の制御信
号入力ラインに対応する部分を除去するパターニングと
の２回のパターニングによって行なうことができる。そ
して、この製造方法においては、前記下部導電薄膜を分
離して形成するストライプ状導電薄膜を、ゲート電極及
び制御信号入力ラインより広幅にしているために、この
ストライプ状導電薄膜の形成は容易であるし、またこの
ストライプ状導電薄膜を上記のように広幅に形成してい
るために、ストライプ状導電薄膜及びその上の６膜のパ
ターニングはラフなマスク合せで行なうことができるか
ら、厳密なマスク合せを必要とするのは上部導電薄膜を
ソース電極とドレイン電極とに分離するパターニング時
だけであり、したがってこの製造方法によれば、薄膜ト
ランジスタパネルを容品に製造することができる。

［実施例〕 以下、本発明の詳細な説明する。

まず、単体の薄膜トランジスタについてその構造を説明
すると、第１図〜第４図において、１１はガラスまたは
合成樹脂からなる絶縁性基板、１３はこの基板１１上に
形成された薄膜トランジスタであり、この薄膜トランジ
スタ１３は、前記基板１１上にゲート電極１４Ｇと、ゲ
ート絶縁膜１５と、アモルファスシリコンからなる半導
体膜１６とを順次積層形成し、前記半導体膜１６の上に
、チャンネル部Ｃを存して互いに離間するソース電極１
８Ｓとドレイン電極１８Ｄとを、半導体膜１６上に設け
たコンタクト膜１７を介して形成したもので、ゲート電
極１４Ｇの一端からはゲートリード１４Ｃ：ａが導出さ
れ、ソース電極１８Ｓ及びドレイン電極１８Ｄからはそ
れぞれ前記ゲートリード１４Ｇａと直交する方向にソー
スリード１８Ｓａ及びドレインリードＬ８Ｄａが導出さ
れている。そして、前記ゲート電極１４Ｇは、その両側
にそれぞれ、ソース電極１８Ｓ及びドレイン電極１８Ｄ
のリード１８Ｓ　ａ、　　１８Ｄ　ａと完全に重なり合
う形状の延長部１４Ｇｂを形成した形状とされており、
このゲート電極１４Ｇ上のゲート絶縁膜１５とその上の
半導体膜１６はそれぞれ、そのトランジスタ素子領域の
外形をゲート電極１４Ｇの外形と同一にするとともに、
その一端側と両側に、ゲート電極１４Ｇのリード１４０
ａと余剰延長部１４Ｇｂの上に完全に重なり合う形状の
余剰延長部を有する形状とされている。また、半導体膜
１６上のコンタクト膜１７は、ソース電極１８Ｓ及びド
レイン電極１８Ｄの下のみに、そのリード１８Ｓａ、１
８Ｄａの下にもわたって形成されている。なお、ソース
リード１８Ｓａとドレインリード１８Ｄａの下に形成さ
れているゲート電極１４Ｇの延長部１４Ｃ；ｂと、その
上のゲート絶縁膜１５と半導体膜１６及びコンタクト膜
１７の延長部は、後述する製造方法の関係で形成された
もので、この延長部はトランジスタの動作には全く関与
しないものである。また、前記ゲートリード１４Ｇａの
端部及びソースリード１８Ｓａとドレインリード１８Ｄ
ａの端部は、図示しないが回路接続端子部とされており
、ゲートリード１４Ｇａの端子部は、その上のゲート絶
縁膜１５と半導体膜１６及びコンタクト膜１７を除去す
ることによって露出されている。さらに、ソース電極１
８Ｓ及びドレイン電極１８Ｄは、前記半導体膜１６の周
縁より外側に突出しない形状とされており、この実施例
では、ソース電極１８Ｓ及びドレイン電極１８Ｄを、そ
の周縁（チャンネル部Ｃと対応する縁部を除く周縁）が
半導体膜１６の周縁に一致する形状としている。

上記薄膜トランジスタは次のようにして製造する。

まず、第５図（ａ）及び第６図に示すように、基板１１
上にその全面にわたって、ゲート電極１４Ｇとなるクロ
ム等からなる下部導電薄膜１４、シリコン窒化物等から
なるゲート絶縁膜１５、アモルファスシリコンからなる
半導体膜１６、燐等の不純物を含むアモルファスシリコ
ンからなるコンタクト膜１７、ソース電極１８Ｓ及びド
レイン電極１８Ｄとなるクロム等からなる上部導電薄膜
１８を順次積層形成する。なお、前記下部導電薄膜１４
と−Ｌ部導電薄膜１８はスパッタリング法により形成し
、ゲート絶縁膜１５、半導体膜１６及びコンタクト膜１
７はそれぞれプラズマＣＶＤ法により形成する。また、
下部導電薄膜１４と上部導電薄膜１８はいずれも約１５
００人の厚さに形成し、ゲート絶縁膜１５は約３０００
人、半導体膜１６は約１０００人、コンタクト膜１７は
約５００人の厚さに形成する。次に、最上層の上部導電
薄膜１８の上にその全面にわたってフォトレジストを塗
布し、このレジストを露光及び現像処理して、上部導電
薄膜１８上に、トランジスタ素子領域及びゲートリード
１４０ａとソースリード１８Ｓａとドレインリード１８
Ｄの形状に対応したパターンのレジスト膜１９を形成す
る。

この後、上部導電薄膜１８とコンタクト膜１７と半導体
膜１６とゲート絶縁膜１５と下部導電薄膜１４とを、前
記レジスト膜１９をエツチングマスクとして基板１１面
に達するまで一括してエツチングし、これら６膜１８，
１７，１６，１５゜１４を、第５図（ｃ）及び第７図に
示すように同一形状（トランジスタ素子領域及びゲート
リード１４Ｇａとソースリード１８Ｓａとドレインリー
ド１８Ｄの形状）にパターニングする。このエツチング
は、四塩化炭素ガスによるプラズマ・エツチング法で行
なうが、それ以外にも、塩素ガスまたは四フッ化炭素ガ
スによるプラズマ・エツチング法、反応性イオン・エツ
チング法、ＥＣＲプラズマ争エツチング法、イオン・ミ
リング法、ハロゲン化水素を用いたウェット・エツチン
グ法等のいずれか、あるいはこれ等の組合せでも達成で
きる。この６膜１８，１７．１６，１５．１４のパター
ニングにおいて上部導電薄膜１８上に塗布したフォトレ
ジストを露光処理する際の露光マスクの位置合せは、前
記６膜１８，１７．１６，１５゜１４が基板１１上の全
面に形成されているために、ラフなマスク合せでよい。

次に、上記基板１１上にその全面にわたってフォトレジ
ストを塗布してこのレジストを露光及び現像処理するこ
とにより、ソース電極１８Ｓ及びソースリード１８３ａ
とドレイン電極１８Ｄ及びドレインリード１８Ｄの形状
に対応したパターンのレジスト膜を形成し、この後、上
部導電薄膜１８のチャンネル部Ｃ及びゲートリード１４
Ｇａに対応する部分と、この部分のコンタクト膜１７と
を上記エツチング法のいずれかにより半導体膜１６面に
達するまで除去して上部導電薄膜１８を第５図（ｃ）及
び第２図に示すようにソース電極１８Ｓとドレイン電極
１８Ｄとに分離し、薄膜トランジスタ１３を完成する。

なお、ゲート絶縁膜１５及びその上の半導体膜１６で覆
われているゲートリード１４Ｇａの端子部は、この後そ
の上の半導体膜１６及びゲート絶縁膜１５を除去するこ
とによって露出される。このソース・ドレイン電Ｔｈ１
８Ｓ、１８Ｄの分離においては、ソース・ドレイン電極
１８Ｓ、１８Ｄ間のチャンネル長を設計値に合せるため
に、フォトレジストを露光処理する際の露光マスクの位
置合せを厳密に行なう必要があるか、ソース電極１８Ｓ
とドレイン電極１８Ｄのトランジスタ素子領域の周縁に
沿う形状は前工程で既にパターニングされているから、
このときに使用する露光マスクのパターンは、チャンネ
ル部対応部分のパターン精度だけを要求されるものであ
り、したがってこの露光マスクの設計は容易である。な
お、この実施例では、ソース電極１８Ｓとドレイン電極
１８Ｄのトランジスタ素子領域を、その周縁が半導体膜
１６の周縁に一致する形状としているが、このソース電
極１８Ｓとドレイン電極１８Ｄのトランジスタ素子領域
の周縁は半導体膜１６の周縁より内側にあってもよく、
その場合は、１−記ソース・ドレイン電極１８Ｓ。

１８Ｄの分離時に、ソース電極１８Ｓとドレイン７ｔＳ
ＮＴｈ１８Ｄをこのような形状にパターニングすればよ
い。また、上記薄膜トランジスタは、トランジスタ複数
個分の大きさの基板上に複数個形成して、この後基板を
各トランジスタに分離することにより、複数個同時に製
造することができる。

しかして、Ｌ記薄膜トランジスタ１３においては、ゲー
ト電極１４Ｇと、その上のゲート絶縁膜１５と、その−
Ｌの半導体膜１６とのトランジスタ素子領域の外形を全
て同一にしているために、ゲート絶縁膜１５の下のゲー
ト電極１４Ｇのパターニングをゲート絶縁膜１５上の半
導体膜１６のパターニングと一緒に行なうことができる
し、また、半導体膜１６上のソース電極１８Ｓとドレイ
ン電極１８Ｄを半導体膜１６の周縁より外側に突出しな
い形状としているために、半導体膜１６とゲート絶縁膜
５とゲート電極１．４Ｇのパターニングを、基板１１上
にゲート電極１４Ｇとなる下部導電薄膜１４とゲート絶
縁膜１５と半導体膜１６及びコンタクト膜１７とソース
・ドレイン電極１８Ｓ。

１８Ｄとなる上部導電薄膜１８とを全て積層形成した後
に一括して行ない、この後に前記上部導電薄膜１８をチ
ャンネル部Ｃにおいてソース電極１８Ｓとドレイン電極
１８Ｄに分離するだけで薄膜トランジスタを完成するこ
とができるから、この薄膜トランジスタの製造は容易で
ある。

また、」二記薄膜トランジスタの製造方法は、絶縁性基
板１１上にその全面にわたって、ゲート電極１４Ｇとな
る下部導電薄膜１４、ゲート絶縁膜１５、半導体膜１６
、コンタクト膜１７、ソース・ドレイン電極１８Ｓ、１
８Ｄとなる上部導電薄膜１８を順次積層形成し、その最
上層の上部導電薄＃１８の上に所定パターンのレジスト
層１９を形成して上部導電薄膜１８、コンタクト膜１７
、半導体膜１６、ゲート絶縁膜１５及び下部導電薄膜１
４を同一形状にパターニングした後に、前記上部導電薄
膜１８のチャンネル部対応部分とこの部分のコンタクト
膜１７とを除去して上部導電薄膜１８をソース電極１８
Ｇとドレイン電極１８Ｄとに分離するものであるから、
前記６膜１８゜１７．１６，１５．１４のパターニング
は、上部導電薄膜１８から下部導電薄膜１４まてのパタ
ーニングと、上部導電薄膜１８をソース電極１８Ｓとド
レイン電極１８Ｄとに分離するパターニングとの２回の
パターニングによって行なうことができるし、また厳密
なマスク合せを必要とするのは、上部導電薄膜１８をソ
ース電極１８Ｓとドレイン電極１８Ｄとに分離するパタ
ーニング時たけであるから、この製造方法によれば薄膜
トランジスタを容易に製造することができる。

次に、アクティブマトリクス液晶表示装置の画素電極形
成基板として使用される薄膜トランジスタパネルについ
てその実施例を説明する。

第８図〜第１２図において、図中２１はガラス等からな
る絶縁性の透明基板であり、この基板１上には多数の透
明画素電極２２が行方向（図において左右方向）及び列
方向（図において上下方向）に並べてマトリクス状に配
列形成されている。

２３は各画素電極２２の側方にそれぞれ位置させて基板
２１上に行方向及び列方向に並べて配列形成された多数
の薄膜トランジスタである。この薄膜トランジスタ２３
は、前記基板２１上にゲート電極２４Ｇと、ゲート絶縁
膜２５と、アモルファスシリコンからなる半導体膜２６
とを順次積層し、この半導体膜２６の上に、チャンネル
部Ｃを存して互いに離間するソース電極２８Ｓとドレイ
ン電極２８Ｄとを、半導体膜２６上に設けたコンタクト
膜２７を介して形成したもので、行方向または列方向の
いずれか一方、例えば行方向に並ぶ各薄膜トランジスタ
２３のゲート電極２４Ｇは、各画素電極２２の行間を通
して基板２１上に形成した、各薄膜トランジスタ２３の
並び方向に沿う制御信号入力ライン（ゲートライン）２
４Ｇａに接続されている。また、前記制御信号入力ライ
ン２４Ｇａと直交する方向（列方向）に並ぶ各薄膜トラ
ンジスタ２３のソース電極２８Ｓとドレイン電極２８Ｄ
との一方例えばソース電極２８Ｓは、各画素電極２２の
列間を通して基板２１上に形成した、各薄膜トランジス
タ２３の並び方向に沿うデータ信号入力ライン（ソース
ライン）２８Ｓａに接続されており、他方のドレイン電
極２８Ｄは前記画素電極２２に接続されている。前記制
御信号入力ライン２４Ｇａは各薄膜トランジスタ２３の
ゲート電極２４Ｇと一体のものとされ、データ信号入力
ライン２８Ｓａは各薄膜トランジスタ２３のソース電極
２８Ｓと一体のものとされている。そして、前記各薄膜
トランジスタ２３のゲート電極２４Ｇは、第１３図に示
すように、ソース電極２８Ｓのデータ信号入力ライン２
８Ｓ　ａと完全に車なり合う形状の余剰延長部２４Ｇｂ
を有する形状とされており、このゲート電極２４Ｇ上の
ゲート絶縁膜２５とその上の半導体膜２６はそれぞれ第
１４図に示すように、そのトランジスタ素子領域の外形
をゲート電極２４Ｇの外形と同一にするとともに、ゲー
ト電極２４Ｇの制御信号入力ライン２４Ｇａと延長部２
４Ｇｂの上に完全に重なり合う形状の延長部を形成した
形状とされている。ただし、ゲート電極２４Ｇの前記延
長部２４Ｇｂは、制御信号入力ライン２４Ｇａと直交す
る方向に並ぶ各薄膜トランジスタ２３のゲート電極２４
Ｇ、２４Ｇ同志を短絡させないように切離されており、
その上のゲート絶縁膜２５と半導体膜２６の延長部は、
切離されずにデータ信号入力ライン２８Ｓａの全長にわ
たって形成されている。また、半導体膜２６上のコンタ
クト膜２７は、ソース電極２８Ｓ及びドレイン電極２８
Ｄの下のみに、ソース電極２８Ｓのデータ信号入力ライ
ン２８Ｓ　ａの五にもわたって形成されている。なお、
データ信号入力ライン２８Ｓ　ａの下に形成されている
ゲート電極２４Ｇの延長部２４Ｇｂと、その上のゲート
絶縁膜２５と半導体膜２６及びコンタクト膜２７の延長
部は、後述する製造方法の関係で形成されたもので、こ
の延長部はトランジスタの動作には全く関与しないもの
である。また、前記制御信号入力ライン２４０ａとデー
タ信号入力ライン２８３ａの端部は、それぞれ、図示し
ないが基板２１の側縁部に導出されて駆動回路接続端子
部とされており、制御信号入力ライン２４０ａの端子部
は、その上のゲート絶縁膜２５と半導体膜２６及びコン
タクト膜２７を除去することによって露出されている。

さらに、ソース電極２８Ｓとドレイン電極２８Ｄは、前
記半導体膜２６の周縁より外側に突出しない形状とされ
ており、この実施例では、ソース電極２８Ｓ及びドレイ
ン電極２８Ｄを第１５図に示すような形状に形成して、
その周縁（チャンネル部Ｃと対応する縁部を除く周縁）
を半導体膜２６の周縁に一致させている。

また、前記画素電極２２は、基板２１上に各薄膜トラン
ジスタ２３の上面とほぼ面一の厚さに形成したポリイミ
ド等の高分子材料からなる上面がほぼフラットな透明下
地膜２９上に形成されており、この画素電極２２はその
一側部を前記ドレイン電極２８Ｄの上に市ねて形成する
ことによってこのドレイン電極２８Ｄと接続されている
。

上記薄膜トランジスタパネルは次のようにして製造する
。

まず、第１６図（ａ）に示すように、基板２１上にその
全面にわたって、ゲート電極２４Ｇ及び制御信号入力ラ
イン２４０ａとなるクロム等からなる下部導電薄膜２４
をスパッタリング法により約１５００人の厚さに形成し
、この下部導電薄膜２４の各薄膜トランジスタ２３．２
３の制御信号人カライン２４Ｇａ、２ＡＧａ間に相当す
る部分をフォトリソグラフィ法により除去して、前記下
部導電薄膜２４を第１６図（ｂ）及び第１７図に示すよ
うに、各制御信号入力ライン２４０ａ。

２４Ｇａに沿いかつゲート電極２４Ｇ及び制御信号入力
ライン２４Ｇａより十分広幅な複数本のストライプ状導
電薄膜２４ａ、２４ａに分離する。

この後、第１６図（ｃ）及び第１８図に示すように、上
記ストライプ状導電薄膜２４ａを形成した基板１１上に
その全面にわたって、シリコン窒化物等からなるゲート
絶縁膜２５、アモルファスシリコンからなる半導体膜２
６、燐等の不純物を含むアモルファスシリコンからなる
コンタクト膜２７、ソース電極２８Ｓとドレイン電極２
８Ｄ及びデータ信号人ツノライン２８Ｓ　ａとなるクロ
ム等からなる上部導電薄膜２８を順次積層形成する。

なお、ゲート絶縁膜２５、半導体膜２６及びコンタクト
膜２７はそれぞれプラズマＣＶＤ法により、それぞれ約
３０００人、約１０００人、約５００人の厚さに形成し
、上部導電薄膜２８はスパッタリング法により約１５０
０人の厚さに形成する。

次に、最−Ｌ層の上部導電薄膜２８の上にその全面にわ
たってフォトレジストを塗布し、このレジストを露光及
び現像処理して、上部導電薄膜２８上に、各薄膜トラン
ジスタ２３．２３のトランジスタ素子領域と制御信号入
力ライン２４Ｇａ及びデータ信号入力ライン２８Ｓ　ａ
の形状に対応したパターンのレジスト膜３０を形成する
。

この後、−Ｌ部導電薄膜２８とコンタクト膜２７と半導
体膜２６とゲート絶縁膜２５とストライプ状導電薄膜２
４ａとを、前記レジスト膜３０をエツチングマスクとし
て基板２１面に達するまで一括してエツチングし、これ
ら６膜２８，２７゜２６．２５．２４ａを、第１６図（
ｄ）及び第１９図に示すように同一形状（トランジスタ
素子領域及び制御信号入力ライン２４Ｇａとデータ信号
入力ライン２８８　ａの形状）にパターニングして、各
薄膜トランジスタ２３．２３のトランジスタ素子領域と
制御信号入力ライン２４Ｇａ及びデータ信号入力ライン
２８Ｓ　ａを形成する。このエツチングは、前述した薄
膜トランジスタの製造方法で採用したエツチング法によ
って行なう。この６膜２８．２７，２６，２５．２４ａ
のパターニングにおいて上部導電薄膜２８上に塗布した
フォトレジストを露光処理する際の露光マスクの位置合
せは、前記上部導電薄膜からゲート絶縁膜までの６膜２
８，２７．２６．２５が基板１１上の全面に形成されて
おり、かつストライプ状導電薄膜２４ａがゲート電極２
４Ｇ及び制御信号入力ライン２４Ｇａより十分広幅であ
るために、ラフなマスク合せでよい。すなわち、例えば
第１８図において、ストライプ状導電薄膜２４ａの幅方
向におけるトランジスタ素子領域の幅Ｖを３５ｐ１制御
信号入カライン２４Ｇａの幅ｄを１０ｐ１ストライプ状
導電薄膜２４ａの幅Ｗを８０．ｃｍとすれば、フォトレ
ジストの露光処理におけるマスク合せ精度は、ストライ
プ状導電薄膜２４ａの幅方向において左右（第１８図で
は上下方向）２２．５ｕずつのずれを許容され、またス
トライプ状導電薄膜２４Ｈの長さ方向においては基本的
には無限（ストライプ状導電薄膜２４ａの長さが無限で
ある場合）にずれを許容されるから、マスク合せは、こ
の範囲内にマスクのトランジスタ素子領域及び制御信号
入力ラインに対応する部分を対向させるラフな位置合せ
て十分である。

次に、上記基板２１上にその全面にわたってフォトレジ
ストを塗布してこのレジストを露光及び現像処理するこ
とにより、各薄膜トランジスタ素子領域のソース電極２
８Ｓ及びデータ信号入力ライン２８３　ａとドレイン電
１２８Ｄの形状に対応したパターンのレジスト膜を形成
し、この後、上部導電薄膜２８の各トランジスタ素子領
域のチャンネル部Ｃ及び制御信号入力ライン２４０ａに
対応する部分と、この部分のコンタクト膜２７とを半導
体膜２６面に達するまでエツチング除去して、各トラン
ジスタ素子領域の上部導電薄膜２８を第１６図（ｅ）及
び第２０図に示すようにソース電極２８Ｓとドレイン電
極２８Ｄとに分離するとともに各データ信号入力ライン
２８Ｓａ、２８Ｓａを各ラインごとに分離して、各薄膜
トランジスタ２３．２３を完成する。このソース・ドレ
イン電Ｎ＋ｊ２８Ｓ、２８Ｄの分離においては、ソース
中ドレイン電極２８Ｓ、２８Ｄ間のチャンネル長を設計
値に合せるために、フォトレジストを露光処理する際の
露光マスクの位置合せを厳密に行なう必要があるが、ソ
ース電極２８Ｓとドレイン電極２８Ｄのトランジスタ素
子領域の周縁に沿う形状は前工程で既にパターニングさ
れているから、このときに使用する露光マスクのパター
ンは、チャンネル部対応部分のパターン精度だけを要求
されるものであり、したがってこの露光マスクの設計は
容易である。なお、この実施例では、ソース電極２８Ｓ
とドレイン電極２８Ｄを、その周縁が半導体膜２６の周
縁に一致する形状としているが、このソース電極２８Ｓ
とドレイン電極２８Ｄの周縁は半導体膜２６の周縁より
内側にあってもよく、その場合は、−１−記ソース・ド
レイン電極２８Ｓ。

２８Ｄの分離時に、ソース電極２８Ｓとドレイン電極２
８Ｄをこのような形状にパターニングすればよい。また
、この実施例では、各データ信号入力ライン２８Ｓａ、
２８Ｓａを各ラインごとに分離するのに、制御信号入力
ライン２ＪＧａ上に残された上部導電薄膜２８をトラン
ジスタ素子領域の周縁位置まで除去しているが、この制
御信号入力ライン２４Ｇａ上の上部導電薄膜２８の除去
は、トランジスタ素子領域の周縁からある程度外側の位
置までとしてもよく、このようにすれば上記露光マスク
の設計をさらに容品にすることができる。

このようにして各薄膜トランジスタ２３．２３を形成し
た後は、まず第１６図（ｆ）に示すように基板２１上に
その全面にわたってポリイミド等の高分子材料を厚く塗
布して透明下地膜２９を形成し、その膜面全体を酸素プ
ラズマ中において各薄膜トランジスタ２３のドレイン電
極２８Ｄの上面を露出させるまでエツチングして、この
下地膜２９の上面を第１６図（ｇ）に示すように、各薄
膜トランジスタ２３の上面とほぼ面一でかつほぼフラッ
トな面とする。なお、各薄膜トランジスタ２３のソース
電極２８Ｓ及びデータ信号入力ライン２８Ｓ　ａの上面
はドレイン電極２８Ｄの上面と面一であるため、下地膜
２つをドレイン電極２８Ｄの上面を露出させるまでエツ
チングすると、ソース電極２８Ｓ及びデータ信号入力ラ
イン２８Ｓ　ａも露出する。なお、データ信号入力ライ
ン２８３　ａのうち、ゲート電極２４Ｇの余剰延長部２
４Ｇｂに重なっていない部分はゲート電極２４Ｇの厚さ
分だけ低くなっているため、この低い部分は第９図及び
第１２図に示すように前記下地膜２９で覆われ、また各
薄膜トランジスタ２３のソース電極２８Ｓとドレイン電
極２８Ｄとの間のチャンネル部Ｃも下地膜２９で覆われ
ている。

このように基板２１上に膜面がほぼフラットな透明下地
膜２９を形成した後は、第１６図（ｈ）に示すように、
基板２１上にその全面にわたってＩＴＯ等をスパッタリ
ング法により被着させて厚さ約１０００人の透明電極膜
２２ａを形成し、この後、この透明電極膜２２ａをフォ
トリソグラフィ法によりパターニングして、−側部がド
レイン電極２８Ｄの上に重なった各画素電極２２．２２
（第８図及び第９図参照）を形成して薄膜トランジステ
パネルを完成する。

なお、ゲート絶縁膜２５及びその上の半導体膜２６で覆
われている各制御信号入力ライン２４Ｇａ、２４Ｇａの
端子部は、この後その上の半導体膜２６及びゲート絶縁
膜２５を除去することによって露出する。

しかして、上記薄膜トランジスタパネルにおいては、各
薄膜トランジスタ２３．２３のゲート電極２４Ｇとゲー
ト絶縁膜２５と半導体膜２６のトランジスタ素子領域の
外形を全て同一にするとともに、ソース電極２８Ｓとド
レイン電極２８Ｄを、半導体膜２６の周縁より外側に突
出しない形状としているから、各薄膜トランジスタ２３
．２３の形成に際しての半導体膜２６とゲート絶縁膜２
５とゲート電極２４Ｇのパターニングを、基板２１上に
各薄膜トランジスタ２３．２３のゲート電極２４Ｇとな
る下部導電薄膜２４と、ゲート絶縁膜２５と、半導体膜
２６及びコンタクト膜２７と、ソース・ドレイン電極２
８Ｓ、２８Ｄとなる上部導電薄膜２８とを全て積層形成
した後に一括して行ない、この後に前記上部導電薄膜２
８をチャンネル部Ｃにおいてソース電極２８Ｓとドレイ
ン電極２８Ｄとに分離するだけで各薄膜トランジスタ２
３．２３を完成することができ、したがってこの薄膜ト
ランジスタパネルの製造は容易である。

また、上記薄膜トランジスタパネルの製造方法は、絶縁
性基板２１上にその全面にわたって各薄膜トランジスタ
２３．２３のゲート電極２４Ｇ及び制御信号入力ライン
２４Ｇａとなる下部導電薄膜２４を形成し、この下部導
電薄膜２４を制御信号入力ライン２４Ｇａに沿う複数本
のストライプ状導電薄膜２４ａ、２４ａに分離すること
によって、最終的に形成される各薄膜トランジスタ２３
゜２３のうち制御信号入力ライン２４Ｇａと交差する方
向に並ぶ各トランジスタ２３．２３のゲート電極２４Ｇ
、２４Ｇを短絡しない状態に切離しておき、この後、こ
の基板２１上にその全面にわたってゲート絶縁膜２５、
半導体膜２６、コンタクト膜２７、ソース電極２８Ｓ及
びドレイン電極２８Ｄとデータ信号入力ライン２８Ｓａ
となる上部導電薄膜２８を順次積層形成し、前記上部導
電薄膜２８の上に各薄膜トランジスタ２３．２３の素子
領域と前記制御信号入力ライン２４Ｇａ及びデータ信号
入力ライン２８Ｓ　ａに対応するパターンのレジスト膜
３０を形成して前記上部導電薄膜２８、コンタクト膜２
７、半導体膜２６、ゲート絶縁膜２５及びストライプ状
導電薄膜２４ａを同一形状にパターニングすることによ
り、各トランジスタ素子領域と制御信号入力ライン２４
Ｇａ及びデータ信号入力ライン２８Ｓ　ａを形成すると
ともに、この後」二部導電薄膜２８の各トランジスタ素
子領域のチャンネル部Ｃ及び制御信号入力ライン２４Ｇ
ａに対応する部分とこの部分のコンタクト膜１７とを除
去して、各トランジスタ素子領域の−Ｌ部導電薄膜２８
をソース電極２８Ｓとドレイン電極２８Ｄとに分離する
とともに各データ信号入力ライン２８Ｓａをラインごと
に分離するものであるから、各トランジスタ２３．２３
及び制御信号入力ライン２４Ｇａとデータ信号入力ライ
ン２８Ｓ　ａの形成に際しての前記ストライプ状導電薄
膜２４ａ及びその上の６膜２５，２６，２７゜２８のパ
ターニングを、上部導電薄膜２８からストライプ状導電
薄膜２４ａまでのパターニングと、上部導電薄膜２８を
ソース電極２８Ｓとドレイン電極２８Ｄとに分離すると
ともにこの上部導電薄膜２８の制御信号入力ライン２４
ａに対応する部分を除去するパターニングとの２回のパ
ターニングによって行なうことができる。そして、この
製造方法においては、前記下部導電薄膜２４を分離して
形成するストライプ状導電薄膜２４ａを、ゲート電極２
４Ｇ及び制御信号入力ライン２４Ｇａより広幅にしてい
るために、このストライプ状導電薄膜２４ａの形成は容
易であるし、またこのストライプ状導電薄膜２４ａを上
記のように広幅に形成しているために、ストライプ状導
電薄膜２４ａ及びその上の６膜２５，２６，２７．２８
のパターニングはラフなマスク合せて行なうことができ
るから、厳密なマスク合せを必要とするのは上部導電薄
膜２８をソース電極２８Ｓとドレイン電極２８Ｄとに分
離するパターニング時だけであり、したがってこの製造
方法によれば、薄膜トランジスタパネルを容易に製造す
ることかできる。

なお、ｌ−記実施例では、下部導電薄膜２４を各ストラ
イプ状導電薄膜２４ａに分離するのにフォトリソグラフ
ィ法を採用しているが、このストライプ状導電薄膜２４
ａのパターン精度は低くてもよいから、下部導電薄膜２
４のストライプ状導電薄膜２４ａへの分離は、光または
電子ビームあるいはイオンビームによって下部導電薄膜
２４を研削除去する方法で行なってもよく、この研削除
去方法を採用すれば、フォトリソグラフィ法によってス
トライプ状導電薄膜２４ａを形成する場合に必要とされ
るフォトレジストの露光マ不りは不要となるから、フォ
トレジストの露光マスクとしては、上部導電薄膜２８か
らストライプ状導電薄膜２４ａまでのパターニングのた
めのマスクと、上部導電薄膜２８のパターニングのため
のマスクと、透明電極膜２２ａのパターニングのための
マスクだけを用意すればよく、シたがってマスク数を少
なくして、マスク製作に要する費用を軽減することがで
きる。

また、上記実施例では、ドレイン電極２８Ｄをトランジ
スタ素子領域内にのみ形成してこのドレイン電極２８Ｄ
の上に画素電極２２を重ねているか、このドレイン電極
２８Ｄは、その一部に画素電極２２を接続するためのリ
ード部をトランジスタ素子領域の外側に突出させて形成
したものとしてもよく、その場合も、このドレイン電極
のり−ト部を除くトランジスタ素子領域を、半導体膜の
周縁より外側に突出しない形状とすれば、上記実施例と
同様にして薄膜トランジスタパネルを製造することがで
きる。

〔発明の効果〕

本発明の薄膜トランジスタは、ゲート電極とゲート絶縁
膜と半導体膜のトランジスタ素子領域の外形を全て同一
にするとともに、ソース電極とドレイン電極を、前記半
導体膜の周縁より外側に突出しない形状としたものであ
るから、半導体膜とゲート絶縁膜とゲート電極のパター
ニングを、基板ｌ−にゲート小極となる下部導電薄膜と
ゲート絶縁膜と半導体膜及びコンタクト膜とソース・ド
レイン電極となる上部導電薄膜とを全て積層形成した後
に一括して行ない、この後に前記上部導電薄膜をチャン
ネル部においてソース電極とドレイン電極に分離するだ
けで薄膜トランジスタを完成することができ、したがっ
てこの薄膜トランジスタの製造は容易である。

また、本発明の薄膜トランジスタの製造方法は、絶縁性
基板上にその全面にわたって、ゲートｆｆ電極となる下
部導電薄膜、ゲート絶縁膜、半導体膜、コンタクト膜、
ソース電極及びドレイン電極となる上部導電薄膜を順次
積層形成し、前記上部導電ｉＷＭの上に所定パターンの
レジスト膜を形成して前記上部導電薄膜、コンタクト膜
、半導体膜、ゲート絶縁膜及び下部導電薄膜を同一形状
にパターニングした後に、前記上部導電薄膜のチャンネ
ル部対応部分とこの部分のコンタクト膜とを除去して前
記上部導電薄膜をソース電極とドレイン電極とに分離す
るものであるから、前記６膜のパターニングは、上部導
電薄膜から下部導電薄膜までのパターニングと、上部導
電薄膜をソース電極とドレイン電極とに分離するパター
ニングとの２回のパターニングによって行なうことがで
きるし、また厳密なマスク合せを必要とするのは、上部
導電薄膜をソース電極とドレイン電極とに分離するパタ
ーニング時たけであるから、この製造方法によれば薄膜
トランジスタを容易に製造することができる。

さらに本発明の薄膜トランジスタパネルは、各薄膜トラ
ンジスタのゲート電極とゲート絶縁膜と半導体膜のトラ
ンジスタ素子領域の外形を全て同一にするとともに、ソ
ース電極とドレイン電極を、半導体膜の周縁より外側に
突出しない形状としたものであるから、上記薄膜トラン
ジスタと同様に、半導体膜とゲート絶縁膜とゲート電極
のパターニングを、基板上にゲート電極となる下部導電
薄膜とゲート絶縁膜と半導体膜及びコンタクト膜とソー
ス・ドレイン電極となる上部導電薄膜とを全て積層形成
した後に一括して行ない、この後に前記上部導電薄膜を
チャンネル部においてソース電極とドレイン電極に分離
するたけて薄膜トランジスタを完成することができ、し
たがってこの薄膜トランジスタパネルの製造は容易であ
る。

マタ、本発明の薄膜トランジスタパネルの製造方法は、
絶縁性基板上にその全面にわたって各薄膜トランジスタ
のゲート電極及び制御信号入力ラインとなる下部導電薄
膜を形成し、この下部導電薄膜を制御信号入力ラインに
沿うｔ（数本のストライプ状導電薄膜に分離することに
よって、最終的に形成される各薄膜トランジスタのうち
制御信号入力ラインと交差する方向に並ぶ各トランジス
タのゲート電極を短絡しない状態に切離しておき、この
後、この基板上にその全面にわたってゲート絶縁膜、半
導体膜、コンタクト膜、ソース電極及びドレイン電極と
データ信号入力ラインとなる上部導電薄膜を順次積層形
成し、前記上部導電薄膜の上に各薄膜トランジスタの素
子領域と前記制御信号入力ライン及びデータ信号入力ラ
インに対応するパターンのレジスト膜を形成して前記上
部導電薄膜、コンタクト膜、半導体膜、ゲート絶縁膜及
びストライプ状導電薄膜を同一形状にパターニングする
ことにより、各トランジスタ素子領域と前記制御信号入
力ライン及びデータ信号入力ラインを形成するとともに
、この後前記上部導電薄膜の各トランジスタ素子領域の
チャンネル部及び制御信号入力ラインに対応する部分と
この部分のコンタクト膜とを除去して、各トランジスタ
素子領域の上部導電薄膜をソース電極とドレイン電極と
に分離するとともに各データ信号入力ラインをラインご
とに分離するものであるから、各トランジスタ及び制御
信号入力ラインとデータ信号入力ラインの形成に際して
の前記ストライプ状導電薄膜及びその上の６膜のパター
ニングを、上部導電薄膜からストライプ状導電薄膜まで
のパターニングと、上部導電薄膜をソース電極とドレイ
ン電極とに分離するとともにこの上部導電薄膜の制御信
号入力ラインに対応する部分を除去するパターニングと
の２回のパターニングによって行なうことができる。そ
して、この薄膜トランジスタパネルの製造方法において
は、前記下部導電薄膜を分離して形成するストライプ状
導電薄膜を、ゲート電極及び制御信号入力ラインより広
幅にしているために、このストライプ状導電薄膜の形成
は容易であるし、またこのストライプ状導電薄膜を上記
のように広幅に形成しているために、ストライプ状導電
薄膜及びその上の６膜のパターニングはラフなマスク合
せで行なうことができるから、厳密なマスク合せを必要
とするのは上部導電薄膜をソース電極とドレイン電極と
に分離するパターニング時だけであり、したがってこの
製造方法によれば、薄膜トランジスタパネルを容易に製
造することができる。

【図面の簡単な説明】

第１図〜第７図は単体の薄膜トランジスタに関する本発
明の実施例を示したもので、第１図は第２図の１−１線
に沿う断面図、第２図は薄膜トランジスタの平面図、第
３図は第２図の■−■線に沿う断面図、第４図は第２図
のＩＶ−ＩＶ線に沿う断面図、第５図は薄膜トランジス
タの製造方法を工程順に示す第２図１−１線に沿う断面
図、第６図は第５図（ａ）の状態の平面図、第７図は第
５図（ｂ）の状態の平面図である。第８図〜第２０図は
薄膜トランジスタパネルに関する本発明の実施例を示し
たもので、第８図は第９図の■−■線に沿う断面図、第
９図は薄膜トランジスタパネルの平面図、第１０図は第
９図のＸ−Ｘ線に沿う断面図、第１１図は第９図のＸＩ
−ＸＩ線に沿う断面図、祐１２図は第９図のｘｎ−ｘｎ
線に沿う断面図、第１３図はゲート電極の平面図、第１
４図はゲート絶縁膜と半導体膜の平面図、第１５図はソ
ース電極とドレイン電極の平面図、第１６図は薄膜トラ
ンジスタパネルの製造方法を工程順に示す第９図■−■
線に沿う断面図、第１７図は第１６図（ｂ）の状態の平
面図、第１８図は第１６図（ｃ）の状態の平面図、第１
９図は第１６図（ｄ）の状態の平面図、第２０図は第１
６図（ｅ）の状態の平面図である。第２１図及び第２２
図は従来の薄膜トランジスタパネルの縦断正面図及び平
面図、第２３図は従来の薄膜トランジスタパネルの製造
方法を工程順に示す縦断正面図である。 １１・・・基板、１３・・・薄膜トランジスタ、１４・
・・下部導電薄膜、１４Ｇ・・・ゲート電極、１４Ｇａ
・・・ゲートリード、１４Ｇｂ・・・余剰延長部、１５
・・・ゲート絶縁膜、１６・・・半導体膜、１７・・・
コンタクト膜、１８・・・上部導電薄膜、１８Ｓ・・・
ソース電極、１８Ｓａ・・・ソースリード、１８Ｄ・・
・ドレイン電極、１８Ｄａ・・・ドレインリード、Ｃ・
・・チャンネル部、１９・・・レジスト膜、２１・・・
基板、２２・・・画素電極、２３・・・薄膜トランジス
タ、２４・・・下部導電薄膜、２４ａ・・・ストライプ
状導電薄膜、２４Ｇ・・・ゲート電極、２４０ａ・・・
制御信号入力ライン、２４Ｇｂ・・・余剰延長部、２５
・・・ゲート絶縁膜、２６・・・半導体膜、２７・・・
コンタクト膜、２８・・・上部導電薄膜、２８Ｓ・・・
ソース電極、２８Ｓ　ａ・・・データ信号入力ライン、
１８Ｄ・・・ドレイン電極、２９・・・透明下地膜、３
０・・・レジスト膜。 第１図 第２図 第３図　　　　　　第４図 第１１図 第１２図 第７４図 第１５図 第１６図（１つ２） ＩＴＩ　　　　　　　　　　　　　　　　　　　　　　
ｒＨ第２２図 第２３図

Claims (4)

【特許請求の範囲】
1. （１）絶縁性基板上にゲート電極、ゲート絶縁膜、半導
   体膜を順次積層し、前記半導体膜の上にチャンネル部を
   存して互いに離間するソース電極とドレイン電極とをコ
   ンタクト膜を介して形成した薄膜トランジスタにおいて
   、前記ゲート電極とゲート絶縁膜と半導体膜のトランジ
   スタ素子領域の外形を全て同一にするとともに、前記ソ
   ース電極とドレイン電極を、前記半導体膜の周縁より外
   側に突出しない形状としたことを特徴とする薄膜トラン
   ジスタ。
2. （２）特許請求の範囲第１項記載の薄膜トランジスタの
   製造方法において、絶縁性基板上にその全面にわたって
   、ゲート電極となる下部導電薄膜、ゲート絶縁膜、半導
   体膜、コンタクト膜、ソース電極及びドレイン電極とな
   る上部導電薄膜を順次積層形成する工程と、前記上部導
   電薄膜の上に所定パターンのレジスト膜を形成して前記
   上部導電薄膜、コンタクト膜、半導体膜、ゲート絶縁膜
   及び下部導電薄膜を同一形状にパターニングする工程と
   、前記上部導電薄膜のチャンネル部対応部分とこの部分
   のコンタクト膜とを除去して前記上部導電薄膜をソース
   電極とドレイン電極とに分離する工程とからなることを
   特徴とする薄膜トランジスタの製造方法。
3. （３）絶縁性基板上に、この基板上にゲート電極、ゲー
   ト絶縁膜、半導体膜を順次積層し、前記半導体膜の上に
   チャンネル部を存して互いに離間するソース電極とドレ
   イン電極とをコンタクト膜を介して形成した複数の薄膜
   トランジスタを行方向及び列方向に配列形成し、かつ行
   方向または列方向に並ぶ各薄膜トランジスタのゲート電
   極をこの各薄膜トランジスタの並び方向に沿う制御信号
   入力ラインに、この制御信号入力ラインと交差する方向
   に並ぶ各薄膜トランジスタのソース電極及びドレイン電
   極の一方をこの各薄膜トランジスタの並び方向に沿うデ
   ータ信号入力ラインに接続するとともに、前記ソース電
   極及びドレイン電極の他方を、前記各薄膜トランジスタ
   にそれぞれ対応させて前記基板上に行方向及び列方向に
   配列形成した各画素電極に接続してなる薄膜トランジス
   タパネルにおいて、前記各薄膜トランジスタのゲート電
   極とゲート絶縁膜と半導体膜のトランジスタ素子領域の
   外形を全て同一にするとともに、前記ソース電極とドレ
   イン電極を、前記半導体膜の周縁より外側に突出しない
   形状としたことを特徴とする薄膜トランジスタパネル。
4. （４）特許請求の範囲第３項記載の薄膜トランジスタパ
   ネルの製造方法において、絶縁性基板上にその全面にわ
   たって各薄膜トランジスタのゲート電極及び制御信号入
   力ラインとなる下部導電薄膜を形成し、この下部導電薄
   膜を前記制御信号入力ラインに沿いかつゲート電極及び
   制御信号入力ラインより広幅な複数本のストライプ状導
   電薄膜に分離する工程と、このストライプ状導電薄膜を
   形成した基板上にその全面にわたってゲート絶縁膜、半
   導体膜、コンタクト膜、ソース電極及びドレイン電極と
   データ信号入力ラインとなる上部導電薄膜を順次積層形
   成する工程と、前記上部導電薄膜の上に各薄膜トランジ
   スタの素子領域と前記制御信号入力ライン及びデータ信
   号入力ラインに対応するパターンのレジスト膜を形成し
   て前記上部導電薄膜、コンタクト膜、半導体膜、ゲート
   絶縁膜及びストライプ状導電薄膜を同一形状にパターニ
   ングして各トランジスタ素子領域と前記制御信号入力ラ
   イン及びデータ信号入力ラインを形成する工程と、前記
   上部導電薄膜の各トランジスタ素子領域のチャンネル部
   及び制御信号入力ラインに対応する部分とこの部分のコ
   ンタクト膜とを除去して、各トランジスタ素子領域の上
   部導電薄膜をソース電極とドレイン電極とに分離すると
   ともに各データ信号入力ラインをラインごとに分離する
   工程と、前記各トランジスタ素子領域の側方に、前記ソ
   ース電極とドレイン電極とのいずれか一方に接続して画
   素電極を形成する工程とからなることを特徴とする薄膜
   トランジスタパネルの製造方法。