JP2001117510A - 薄膜トランジスタパネル - Google Patents

Abstract

(57)【要約】 【課題】 良好な接続を行うことができる薄膜トランジ
スタパネルを提供することにある。 【解決手段】 ｉ型半導体層１３、ｎ型半導体層１４、
及びソース，ドレイン用金属膜１５を有し、画素電極１
６ａに接続された薄膜トランジスタと、それぞれパター
ニングされたｉ型半導体層１３、ｎ型半導体層１４、ソ
ース，ドレイン用金属膜１５、透明導電膜１６とを有す
るドレイン端子部と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
ックス液晶表示素子に用いられる薄膜トランジスタパネ
ルに関するものである。

【０００２】

【従来の技術】アクティブマトリックス液晶表示素子に
用いられる薄膜トランジスタパネル（以下、ＴＦＴパネ
ルという）は次のような構成となっている。

【０００３】図３〜図６は従来のＴＦＴパネルを示して
おり、図３はＴＦＴパネルの一部分の平面図、図４、図
５および図６は図３のIV−IV線、V−V線およびVI−VI線
に沿う拡大断面図である。

【０００４】このＴＦＴパネルは、ガラス等からなる透
明な基板１の上に、多数の画素電極２と、その能動素子
である多数の薄膜トランジスタ（ＴＦＴ）３と、各薄膜
トランジスタ３のゲート電極Ｇにつながるゲートライン
ＧＬと、各薄膜トランジスタ３のドレイン電極Ｄにつな
がるドレインライン（データライン）ＤＬとを形成した
ものである。

【０００５】上記薄膜トランジスタ３は、一般に逆スタ
ガー構造とされている。この逆スタガー構造の薄膜トラ
ンジスタ３は、図３および図４に示すように、基板１上
に形成したゲート電極Ｇと、このゲート電極Ｇを覆うゲ
ート絶縁膜４と、このゲート絶縁膜４の上に前記ゲート
電極Ｇに対向させて形成されたｉ型半導体層５と、この
ｉ型半導体層５の上にｎ型半導体層６を介して形成され
たソース電極Ｓおよびドレイン電極Ｄとで構成されてお
り、上記ｎ型半導体層６は、ｉ型半導体層５のチャンネ
ル領域（ソース電極Ｓとドレイン電極Ｄとの間の領域）
に対応する部分において分離されている。

【０００６】上記ゲート電極Ｇは、基板１上に形成した
ゲートラインＧＬに一体に形成されており、このゲート
ラインＧＬおよびゲート電極Ｇは、Ａl （アルミニウ
ム）またはＡl 合金、Ｃr （クロム）、Ｔa （タンタ
ル）等の金属で形成されている。また、ゲート絶縁膜４
はＳiＮ（窒化シリコン）等で形成されており、ｉ型半
導体層５はａ−Ｓi（アモルファスシリコン）で形成さ
れ、ｎ型半導体層６はｎ型不純物をドープしたａ−Ｓi
で形成されている。

【０００７】また、ｉ型半導体層４のチャンネル領域の
上にはＳiＮ等からなるブロッキング層７が形成されて
いる。このブロッキング層７は、薄膜トランジスタ３の
製造に際してｉ型半導体層５の上に成膜したｎ型半導体
層６のチャンネル領域に対応する部分をエッチングによ
り分離するときに、ｉ型半導体層５のチャンネル領域も
エッチングされるのを防ぐために形成されている。

【０００８】上記薄膜トランジスタ３のゲート絶縁膜４
は、ゲート配線ＧＬを覆って基板１のほぼ全面に形成さ
れており、画素電極２とドレインラインＤＬは、前記ゲ
ート絶縁膜（透明膜）４の上に形成されている。

【０００９】上記ドレインラインＤＬは、上記薄膜トラ
ンジスタ３のドレイン電極Ｄと一体に形成されており、
このドレインラインＤＬおよびドレイン電極Ｄとソース
電極Ｓは、Ａl またはＡl 合金、Ｃr 、Ｔa 等の金属で
形成されている。

【００１０】また、上記画素電極２は、ＩＴＯ等からな
る透明導電膜で形成されており、この画素電極２は、そ
の一端部を上記薄膜トランジスタ３のソース電極Ｓの上
に重ねて形成することによって、このソース電極Ｓに接
続されている。

【００１１】さらに、上記薄膜トランジスタ３と、ゲー
ト絶縁膜４上に形成されたドレインラインＤＬは、Ｓi
Ｎ等からなる保護絶縁膜８で覆われている。この保護絶
縁膜８は、画素電極２上の部分を除いて基板１のほぼ全
面に形成されており、ドレインラインＤＬの端子部ＤＬ
ａは、図３および図５に示すように、その上の保護絶縁
膜８を除去することによって露出され、またゲートライ
ンＧＬの端子部ＧＬａは、図３および図６に示すよう
に、その上のゲート絶縁膜４および保護絶縁膜８を除去
することによって露出されている。

【００１２】上記ＴＦＴパネルは、次のような工程で製
造されている。

【００１３】［工程１］まず、基板１上に、ゲート用金
属膜を成膜し、この金属膜をフォトリソグラフィ法によ
りパターニングしてゲートラインＧＬおよびゲート電極
Ｇを形成する。

【００１４】［工程２］次に、基板１上に、上記ゲート
ラインＧＬおよびゲート電極Ｇを覆って、ゲート絶縁膜
４と、ｉ型半導体層５と、ブロッキング層７とを順次成
膜する。

【００１５】［工程３］次に、上記ブロッキング層７
を、フォトリソグラフィ法によって、ｉ型半導体層５の
チャンネル領域を覆う形状にパターニングする。

【００１６】［工程４］次に、ｎ型半導体層６を成膜
し、その上にソース，ドレイン用金属膜を成膜する。

【００１７】［工程５］次に、上記ソース，ドレイン用
金属膜とｎ型半導体層６とをフォトリソグラフィ法によ
りソース，ドレイン電極Ｓ，ＤおよびドレインラインＤ
Ｌの形状にパターニングし、同時に、ｉ型半導体層５を
トランジスタ素子領域の外形にパターニングする。

【００１８】この場合、上記ｎ型半導体層６のチャンネ
ル領域に対応する部分は、ｉ型半導体層４の上に形成し
たブロッキング層７の上において分離されるため、この
ｎ型半導体層６のチャンネル領域対応部分をエッチング
するときに、ｉ型半導体層５のチャンネル領域がエッチ
ングされてダメージを受けることはない。なお、このｉ
型半導体層５は、トランジスタ素子領域だけでなく、ド
レインラインＤＬの下にもその全域にわたって残され
る。

【００１９】［工程６］次に、上記ゲート絶縁膜の上
に、パターニングしたソース，ドレイン用金属膜（ソー
ス，ドレイン電極Ｓ，ＤおよびドレインラインＤＬ）を
覆って透明導電膜（ＩＴＯ膜等）を成膜する。

【００２０】［工程７］次に、上記透明導電膜をフォト
リソグラフィ法によりパターニングして画素電極２を形
成する。

【００２１】［工程８］次に、保護絶縁膜８を成膜す
る。

【００２２】［工程９］次に、上記保護絶縁膜８を、フ
ォトリソグラフィ法により、画素電極２の上の部分とド
レインラインＤＬの端子部ＤＬａおよびゲートラインＧ
Ｌの端子部ＧＬａの上の部分を除去した形状にパターニ
ングするとともに、同時に、ゲート絶縁膜４のゲートラ
インＧＬの端子部ＧＬａ上の部分を除去して、上記端子
部ＧＬａ，ＧＬａを露出させ、ＴＦＴパネルを完成す
る。

【００２３】

【発明が解決しようとする課題】このような薄膜トラン
ジスタパネルではドレインラインＤＬ並びにその端子部
ＤＬａの金属部分がソース，ドレイン用金属膜のみであ
り、ドレインラインＤＬに供給される信号の伝搬速度は
このソース，ドレイン用金属膜に大きく依存されてい
た。

【００２４】ドレインラインＤＬは薄膜トランジスタパ
ネルの大型化又は高精細化に伴い長尺化又は細線化にな
る傾向があり、よりいっそうの低抵抗化が望まれてい
た。

【００２５】本発明の目的は、低抵抗なドレインライン
を有する薄膜トランジスタパネルを提供することにあ
る。

【００２６】

【課題を解決するための手段】本発明の一の薄膜トラン
ジスタパネルは、基板上に設けられたゲート電極と、前
記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜
上のトランジスタ素子領域に形成されたｉ型半導体層
と、前記トランジスタ素子領域の前記ｉ型半導体層上に
形成されたｎ型半導体層と、前記トランジスタ素子領域
の前記ｎ型半導体層上の金属膜をパターニングして形成
されたソース、ドレイン電極と、前記金属膜をパターニ
ングして形成され、前記ドレイン電極に接続する第１の
ドレインラインと、透明導電膜をパターニングして前記
ソース電極上に形成された画素電極と、前記透明導電膜
をパターニングして前記第１のドレインライン上に形成
された第２のドレインラインと、からなることを特徴と
する。

【００２７】本発明の他の薄膜トランジスタパネルは、
基板上に設けられたゲート電極と、前記ゲート電極を覆
うゲート絶縁膜と、前記ゲート絶縁膜上のトランジスタ
素子領域に形成されたｉ型半導体層と、前記ゲート絶縁
膜上のドレイン端子領域に形成されたｉ型半導体層と、
前記トランジスタ素子領域の前記ｉ型半導体層上に形成
されたｎ型半導体層と、前記ドレイン端子領域の前記ｉ
型半導体層上に形成されたｎ型半導体層と、前記トラン
ジスタ素子領域の前記ｎ型半導体層上の金属膜をパター
ニングして形成されたソース、ドレイン電極と、前記ド
レイン端子領域の前記ｎ型半導体層上の前記金属膜をパ
ターニングして形成された第１のドレイン端子金属部
と、透明導電膜をパターニングして前記ソース電極上に
形成された画素電極と、前記透明導電膜をパターニング
して前記第１のドレイン端子金属部上に形成された第２
のドレイン端子金属部と、からなることを特徴とする。

【００２８】本発明によれば、ドレインラインやドレイ
ン端子部を低抵抗化することができるので信号の伝達速
度を向上しすることができる。

【００２９】

【発明の実施の形態】以下、本発明の一実施形態を図１
および図２を参照して説明する。図１はＴＦＴパネルの
製造工程図、図２は完成されたＴＦＴパネルの一部分の
断面図である。なお、図１の（ａ）〜（ｅ）はそれぞ
れ、ＴＦＴパネルの薄膜トランジスタ部分とドレインラ
インの端子部およびドレインラインの端子部の断面を示
している。

【００３０】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる透明な基板１１上に、Ａlまたは
Ａl 合金、Ｃr 、Ｔa 等からなるゲート用金属膜を成膜
し、この金属膜をフォトリソグラフィ法によりパターニ
ングして、ゲートラインＧＬ（図２参照）およびゲート
電極Ｇを形成する。なお、図１（ａ）において、ＧＬａ
は、ゲートラインＧＬの端子部である。

【００３１】［工程２］次に、上記図１（ａ）に示した
ように、上記基板１１上に、上記ゲートラインＧＬおよ
びゲート電極Ｇを覆って、ＳiＮ等からなるゲート絶縁
膜１２と、ａ−ＳI からなるｉ型半導体層１３と、ｎ型
不純物をドープしたａ−ＳI からなるｎ型半導体層１４
と、Ａl またはＡl 合金、Ｃr 、Ｔa 等からなるソー
ス，ドレイン用金属膜１５とを順次成膜する。

【００３２】［工程３］次に、図１（ｂ）に示すよう
に、上記ソース，ドレイン用金属膜１５とｎ型半導体層
１４とｉ型半導体層１３とを、フォトリソグラフィ法に
よって、ドレインラインＤＬ（図２参照）の形状および
トランジスタ素子領域の外形にパターニングする。な
お、図１（ｂ）において、ＤＬａは、ドレインラインＤ
Ｌの端子部である。

【００３３】［工程４］次に、上記図１（ｂ）に示した
ように、上記ゲート絶縁膜１２の上に、パターニングし
たソース，ドレイン用金属膜１５を覆ってＩＴＯ等から
なる透明導電膜１６を成膜する。

【００３４】［工程５］次に、図１（ｃ）に示すよう
に、上記透明導電膜１６を、フォトリソグラフィ法によ
って、画素電極１６ａとソース，ドレイン電極Ｓ，Ｄお
よびドレインラインＤＬの形状にパターニングするとと
もに、この透明導電膜１６のパターニングに用いたレジ
ストマスク１８を利用して、上記トランジスタ素子領域
のソース，ドレイン用金属膜１５をエッチングし、この
ソース，ドレイン用金属膜１５をソース電極Ｓ部とドレ
イン電極Ｄ部とに分離する。

【００３５】上記［工程３］〜［工程５］によって形成
されたソース，ドレイン電極Ｓ，Ｄおよびドレインライ
ンＤＬは、ソース，ドレイン用金属膜１５とその上の透
明導電膜１６とからなる二層膜構造であり、また上記ｎ
型半導体層１４とｉ型半導体層１３は、ドレインライン
ＤＬの下にもその端子部ＤＬａを含む全域にわたって残
されている。

【００３６】なお、この実施形態では、上記透明導電膜
１６のソース，ドレイン電極Ｓ，Ｄ部およびドレインラ
インＤＬ部を、上記ソース，ドレイン用金属膜１５のパ
ターニング幅より若干広くパターニングしており、した
がって、ソース，ドレイン電極Ｓ，Ｄのチャンネル領域
側の縁部を除く部分およびドレインラインＤＬは、ソー
ス，ドレイン用金属膜１５の側面も透明導電膜１６で覆
った構造となる。

【００３７】［工程６］次に、上記図１（ｃ）に示した
ように、上記透明導電膜１６のパターニングに用いたレ
ジストマスク１８を残したまま、前記ｎ型半導体層１４
の陽極酸化処理を行ない、このｎ型半導体層１４のソー
ス電極Ｓ下の部分とドレイン電極Ｄ下の部分とを電気的
に分離して薄膜トランジスタ２０を完成する。

【００３８】このｎ型半導体層１４の陽極酸化処理は、
基板１１を電解液中に浸漬して前記ｎ型半導体層１４を
電解液中において対向電極（白金電極）と対向させ、ｎ
型半導体層１４を陽極とし、対向電極を陰極として、こ
の両極間に電圧を印加して行なう。このように電解液中
においてｎ型半導体層１４と対向電極の間に電圧を印加
すると、陽極であるｎ型半導体層１４のレジストマスク
１８で覆われていない領域（電解液中に接する領域）が
化成反応を起して陽極酸化され、このｎ型半導体層１４
の酸化領域が酸化絶縁層１４ａとなる。

【００３９】なお、この場合、ｎ型半導体層１４はその
表面側から酸化されて行くが、その酸化深さは主に印加
電圧によって決まるから、ｎ型半導体層１４の層厚に応
じては印加電圧を設定すれば、ｎ型半導体層１４の酸化
領域をその全厚にわたって陽極酸化することができる。
このようにｎ型半導体層１４の酸化領域をその全厚にわ
たって陽極酸化すると、このｎ型半導体層１４のソース
電極Ｓ下の部分とドレイン電極Ｄ下の部分とが電気的に
分離される。

【００４０】また、上記陽極酸化処理におけるｎ型半導
体層１４への通電は、その上に積層したソース，ドレイ
ン用金属膜１５とその上の透明導電膜１６とからなるド
レインラインＤＬおよびドレイン電極Ｄを電流経路とし
て行なうことができるから、ドレインラインＤＬに沿っ
て形成される全ての薄膜トランジスタ２０のｎ型半導体
層１４を均一に陽極酸化することができる。

【００４１】［工程７］次に、上記レジストマスク１８
を剥離した後、図１（ｄ）に示すように、基板１１上に
ＳiＮ等からなる保護絶縁膜１７を成膜する。

【００４２】［工程８］次に、図１（ｅ）に示すよう
に、上記保護絶縁膜１７を、フォトリソグラフィ法によ
り、画素電極１６ａ上の部分とドレインラインＤＬの端
子部ＤＬａおよびゲートラインＧＬの端子部ＧＬａの上
の部分を除去した形状にパターニングするとともに、同
時に、ゲート絶縁膜１２のゲートライン端子部ＧＬａ上
の部分をエッチングにより除去して、画素電極１６ａと
ドレインライン端子部ＤＬａおよびゲートライン端子部
ＧＬａを露出させ、ＴＦＴパネルを完成する。

【００４３】すなわち、上記ＴＦＴパネルの製造方法
は、ｎ型半導体層１４のソース，ドレイン電極Ｓ，Ｄ間
の部分を陽極酸化処理により酸化絶縁層１４ａとして電
気的に分離するものであり、この製造方法は、従来の製
造方法のようにｎ型半導体層をエッチングして分離する
ものではないため、ｉ型半導体層１３のチャンネル領域
の上にブロッキング層を形成しておかなくても、製造過
程でｉ型半導体層１３にダメージを与えることはなく、
したがって、ブロッキング層の形成工程は不要である。

【００４４】そして、上記実施形態の製造方法において
は、上記のような工程でＴＦＴパネルを製造しているた
め、レジストマスクの形成回数は、(1) ゲート用金属膜
のパターニング時(2) ソース，ドレイン用金属膜１５と
ｎ型半導体層１４およびｉ型半導体層１３の、ドレイン
ラインＤＬ形状およびトランジスタ素子領域外形へのパ
ターニング時(3) 透明導電膜１６のパターニングおよび
ソース，ドレイン用金属膜１５の分離とｎ型半導体層１
４の陽極酸化時(4) 保護絶縁膜１７のパターニング時の
計４回（従来の製造方法では５回）でよい。

【００４５】したがって、上記製造方法によれば、ｉ型
半導体層１３のチャンネル領域にダメージを与えること
なく、しかも少ないレジストマスク形成回数で高能率に
かつ低コストにＴＦＴパネルを製造することができる。

【００４６】しかも、上記製造方法は、ｉ型半導体層１
３のチャンネル領域の上にブロッキング層を形成するも
のではないため、従来の製造方法に比べて、ＴＦＴパネ
ルの製造歩留を向上させることができる。

【００４７】すなわち、従来の製造方法では、ｉ型半導
体層にピンホールがあると、このｉ型半導体層の上に成
膜したブロッキング層をフォトリソグラフィ法によりパ
ターニングする際のエッチング時に、ブロッキング層の
エッチング液がｉ型半導体層のピンホールを通ってゲー
ト絶縁膜に達し、このゲート絶縁膜もエッチングしてピ
ンホール欠陥を発生させてしまう。そして、このように
ゲート絶縁膜にピンホール欠陥が発生すると、薄膜トラ
ンジスタ部分やライン交差部に層間短絡（ゲート電極と
ソース，ドレイン電極との短絡や、ゲートラインとドレ
インラインとの短絡）が発生し、ＴＦＴパネルの製造歩
留が悪くなる。

【００４８】これに対して、上記実施形態の製造方法
は、ｉ型半導体層の上にブロッキング層を形成するもの
ではないため、従来の製造方法のようにブロッキング層
のパターニング時にゲート絶縁膜もエッチングされるこ
とはなく、したがって、上記層間短絡の発生をなくし
て、ＴＦＴパネルの製造歩留を向上させることができ
る。

【００４９】

【発明の効果】本発明によれば、ドレインラインやドレ
イン端子部を低抵抗化することができるので信号の伝達
速度を向上しすることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すＴＦＴパネルの製造
工程図。

【図２】完成されたＴＦＴパネルの一部分の平面図。

【図３】従来のＴＦＴパネルの一部分の平面図。

【図４】図３のIV−IV線に沿う拡大断面図。

【図５】図３のV−V線に沿う拡大断面図。

【図６】図３のVI−VI線に沿う拡大断面図。

【符号の説明】

１１…基板、ＧＬ…ゲートライン、ＧＬａ…端子部、Ｇ
…ゲート電極、１２…ゲート絶縁膜、１３…ｉ型半導体
層、１４…ｎ型半導体層、１４ａ…酸化絶縁層、１５…
ソース，ドレイン用金属膜、１６…透明導電膜、１６ａ
…画素電極、Ｓ…ソース電極、ＤＬ…ドレインライン、
ＤＬａ…端子部、Ｄ…ドレイン電極、１７…保護絶縁
膜、１８…レジストマスク、２０…薄膜トランジスタ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】基板上に設けられたゲート電極と、 前記ゲート電極を覆うゲート絶縁膜と、 前記ゲート絶縁膜上のトランジスタ素子領域に形成され
   たｉ型半導体層と、 前記トランジスタ素子領域の前記ｉ型半導体層上に形成
   されたｎ型半導体層と、 前記トランジスタ素子領域の前記ｎ型半導体層上の金属
   膜をパターニングして形成されたソース、ドレイン電極
   と、 前記金属膜をパターニングして形成され、前記ドレイン
   電極に接続する第１のドレインラインと、 透明導電膜をパターニングして前記ソース電極上に形成
   された画素電極と、 前記透明導電膜をパターニングして前記第１のドレイン
   ライン上に形成された第２のドレインラインと、 からなることを特徴とする薄膜トランジスタパネル。
2. 【請求項２】前記第２のドレインラインは前記第１のド
   レインラインより幅広であることを特徴とする請求項１
   記載の薄膜トランジスタパネル。
3. 【請求項３】前記ゲート絶縁膜上のドレインライン領域
   に形成され、前記トランジスタ素子領域のｉ型半導体層
   と同一の材料膜がパターニングされてなるｉ型半導体層
   と、 前記ドレインライン領域の前記ｉ型半導体層上に形成さ
   れ、前記トランジスタ素子領域のｎ型半導体層と同一の
   材料膜がパターニングされてなるｎ型半導体層と、 を有することを特徴とする請求項１又は２に記載の薄膜
   トランジスタパネル。
4. 【請求項４】前記ゲート絶縁膜上のドレイン端子領域に
   形成され、前記トランジスタ素子領域のｉ型半導体層と
   同一の材料膜がパターニングされてなるｉ型半導体層
   と、 前記ドレイン端子領域の前記ｎ型半導体層上に形成さ
   れ、前記ソース、ドレイン電極となる前記金属膜がパタ
   ーニングされてなる第１のドレイン端子金属部と、 前記第１のドレイン端子金属部上に形成され、前記透明
   導電膜がパターニングされてなる第２のドレイン端子金
   属部と、 を有することを特徴とする請求項１〜請求項３のいずれ
   かに記載の薄膜トランジスタパネル。
5. 【請求項５】基板上に設けられたゲート電極と、 前記ゲート電極を覆うゲート絶縁膜と、 前記ゲート絶縁膜上のトランジスタ素子領域に形成され
   たｉ型半導体層と、 前記ゲート絶縁膜上のドレイン端子領域に形成されたｉ
   型半導体層と、 前記トランジスタ素子領域の前記ｉ型半導体層上に形成
   されたｎ型半導体層と、 前記ドレイン端子領域の前記ｉ型半導体層上に形成され
   たｎ型半導体層と、 前記トランジスタ素子領域の前記ｎ型半導体層上の金属
   膜をパターニングして形成されたソース、ドレイン電極
   と、 前記ドレイン端子領域の前記ｎ型半導体層上の前記金属
   膜をパターニングして形成された第１のドレイン端子金
   属部と、 透明導電膜をパターニングして前記ソース電極上に形成
   された画素電極と、 前記透明導電膜をパターニングして前記第１のドレイン
   端子金属部上に形成された第２のドレイン端子金属部
   と、 からなることを特徴とする薄膜トランジスタパネル。
6. 【請求項６】前記第２のドレイン端子金属部は、前記第
   １のドレイン端子金属部の両端部より幅広に形成されて
   いることを特徴とする請求項５記載の薄膜トランジスタ
   パネル。
7. 【請求項７】第２のドレイン端子金属部の面積は、前記
   第１のドレイン端子金属部の面積より大きいことを特徴
   とする請求項５又は６記載の薄膜トランジスタパネル。