KR19980044186A - 박막트랜지스터 및 그의 제조방법 - Google Patents

박막트랜지스터 및 그의 제조방법 Download PDF

Info

Publication number
KR19980044186A
KR19980044186A KR1019960062231A KR19960062231A KR19980044186A KR 19980044186 A KR19980044186 A KR 19980044186A KR 1019960062231 A KR1019960062231 A KR 1019960062231A KR 19960062231 A KR19960062231 A KR 19960062231A KR 19980044186 A KR19980044186 A KR 19980044186A
Authority
KR
South Korea
Prior art keywords
gate metal
metal layer
gate
thin film
forming
Prior art date
Application number
KR1019960062231A
Other languages
English (en)
Other versions
KR100229678B1 (ko
Inventor
류기현
황광조
Original Assignee
구자홍
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구자홍, 엘지전자 주식회사 filed Critical 구자홍
Priority to KR1019960062231A priority Critical patent/KR100229678B1/ko
Priority to US08/979,843 priority patent/US6329672B1/en
Publication of KR19980044186A publication Critical patent/KR19980044186A/ko
Application granted granted Critical
Publication of KR100229678B1 publication Critical patent/KR100229678B1/ko
Priority to US09/978,050 priority patent/US6537843B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 액정표시장치의 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 투명한 절연기판과, 상기 절연기판 상의 소정 부분에 형성되며 활성영역과 불순물영역으로 이루어진 반도체층과, 상기 반도체층의 활성영역상에 형성된 게이트절연막과, 상기 게이트절연막의 활성영역 상의 소정 부분에 형성되어 채널영역을 한정하는 제1게이트금속층과, 상기 제1게이트금속층의 양측에 양극산화되어 형성되어 오프셋영역을 한정하는 스페이서와, 상기 제1게이트금속층 상에 형성된 제2게이트금속층을 포함한다. 따라서, 제2게이트금속층에 의해 제1게이트금속층에서 힐록이 발생되는 것을 방지할 수 있으며, 또한, 제1게이트금속층의 양측에 형성되는 스페이서에 의해 오프셋영역을 용이하게 한정하므로 공정 수를 감소시킬 수 있다.

Description

박막트랜지스터 및 그의 제조방법
제1도는 종래 기술에 따른 박막트랜지스터의 단면도.
제2도(A) 내지 (D)는 제1도에 도시된 박막트랜지스터의 제조공정도.
제3도는 본 발명에 따른 박막트랜지스터의 단면도.
제4도(A) 내지 (D)는 제3도에 도시된 박막트랜지스터의 제조공정도.
제5도(A) 내지 (C)는 제4도(A) 내지 (D) 이후의 공정을 도시하는 박막트랜지스터의 제조공정도.
*도면의 주요 부분에 대한 부호의 설명*
31 : 절연기판33 : 버퍼산화막
35 : 반도체층37 : 게이트산화막
35a : 활성영역35b : 불순물영역
39, 41 : 제1 및 제2게이트금속층
42 : 게이트43 : 감광막
45 : 스페이서47 : 층간절연막
49 : 제1접촉구51 : 소오스전극
53 : 드레인전극55 : 제1보호막
57 : 차광막59 : 제2보호막
61 : 제2접촉구63 : 화소전극
C2 : 채널영역O2 : 오프셋영역
본 발명은 엑티브 매트릭스 액정표시장치(AMLCD : Active Metrix Liquid Crystal Display)의 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 특히, 게이트를 2층으로 형성하는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로, 비정질실리콘을 이용한 박막트랜지스터는 저온 공정에 의해 유리 기판 상에 박막의 반도체층을 제조할 수 있으며, 또한, 에너지 밴드 갭이 넓고 박막 자체의 고저항으로 인하여 '오프(off)' 상태에서는 누설 전류가 흐르지 않는 잇점이 있다. 그러나, 비정질실리콘 박막트랜지스터는 비정질실리콘의 전하이동도가 낮으므로 '온(on)' 상태의 전류 특성이 저하되며, 또한, 구동회로를 동일한 기판 상에 형성하기 어려운 문제점이 있었다.
이에 비해, 다결정실리콘을 이용한 박막트랜지스터는 비정질실리콘에 비하여 전하 이동도가 높으며 저항이 낮으면서 '온' 상태에서 높은 전류구동을 가지며 화소가 형성된 기판 상에 구동회로를 형성할 수 있다. 그러나, 다결정실리콘 박막트랜지스터는 에너지 밴드 갭이 좁고, 결정입계에 많은 Si 댕글링 본드(dangling bond)가 존재하여 드레인 부근의 고전계 영역에서 많은 누설 전류가 흐르게 된다.
따라서, 다결정실리콘을 이용하면서 누설 전류가 흐르는 것을 방지할 수 있는 LDD(Lightly Doped Drain) 영역 또는 오프셋(offset) 영역을 갖는 박막트랜지스터가 제시되었다.
제1도는 종래 기술에 따른 박막트랜지스터의 단면도이다.
종래 기술에 따른 박막트랜지스터는 투명한 절연기판(11) 상에 버퍼산화막(13)이 형성되고, 이 버퍼산화막(13) 상의 소정 부분에 반도체층(15)이 형성된다. 그리고, 반도체층(15)상의 소정 부분에 게이트산화막(17)이 형성되고, 이 게이트산화막(17) 상의 소정 부분에 게이트(19a)가 형성된다.
상기에서 반도체층(15)은 불순물이 도핑되지 않은 활성영역(15a)과 소오스 및 드레인영역으로 사용되는 N형 또는 P형 불순물이 고농도로 도핑된 불순물영역(15b)으로 이루어진다. 활성영역(15a)은 게이트(19a) 하부의 채널이 형성되는 채널영역(C1)과 게이트(19a)의 측면과 불순물영역(15b)사이의 오프셋영역(O1)으로 나누어진다.
게이트(19a)는 알루미늄(Al)으로 이루어지며 활성영역(15a)의 채널영역(C1)과 대응하도록 형성된다. 그리고, 게이트(19a)의 표면에 양극산화막(21)(27)이 형성된다.
상술한 구조의 박막트랜지스터는 게이트(19a)에 전압을 인가하면 채널영역(C1)뿐만 아니라 오프셋영역(O1)에도 전계에 의해 채널이 형성되어 불순물영역(15b)을 도통시킨다. 그러나, 게이트(19a)에 전압을 인가하지 않으면 오프셋영역(O1)에 전계가 인가되지 않으므로 누설전류의 흐름을 방지한다.
제2도(A) 내지 (D)는 제1도에 도시된 박막트랜지스터의 제조공정도이다.
제2도(A)를 참조하면, 투명한 절연기판(11) 상에 버퍼산화막(13)을 형성하고, 이 버퍼산화막(13) 상에 다결정실리콘을 증착하여 반도체층(15)을 형성한다. 그리고, 버퍼산화막(13)의 소정 부분이 노출되도록 반도체층(15)을 통상의 포토리쏘그래피(photolithography) 방법으로 패터닝한다.
제2도(B)를 참조하면, 버퍼산화막(13) 및 반도체층(15)을 덮도록 게이트산화막(17)을 형성한다. 그리고, 게이트산화막(17) 상에 알루미늄(Al) 등의 양극산화되는 금속을 증착하여 게이트금속층(19)을 형성하고, 이 게이트금속층(19)의 표면을 양극산화하여 제1양극산화층(21)을 형성한다.
제2도(C)를 참조하면, 제1양극산화층(21)상에 감광막(23)을 도포한 후 게이트금속층(19)의 소정 부분과 대응하는 소정 부분 상에만 남도록 이 감광막(23)을 노광 및 현상하여 제1양극산화층(21)을 노출시킨다. 그리고, 감광막(23)을 마스크로 사용하여 제1양극산화층(21)과 게이트금속층(19)을 이방성식각한다. 상기에서 식각되지 않고 잔류하는 게이트금속층(19)은 게이트(19a)가 된다. 그 다음, 게이트(19a)의 식각된 측면을 양극산화하여 제2양극산화층(25)을 형성한다. 상기에서, 제2양극산화층(25)은 수평 방향으로 소정 폭이 산화되어 오프셋영역(O1)을 한정하는 것으로 많은 전류를 흘려 주어 산화 속도를 빠르게 하여 다공성을 갖도록 한다.
제2도(D)를 참조하면, 감광막(23)을 마스크로 사용하여 게이트산화막(17)을 이방성식각하여 반도체층(15)의 소정 부분과 버퍼산화막(13)을 노출시킨다. 그리고, 감광막(23)을 제거하고 게이트(19a)의 측면과 제2양극산화층(25) 사이에 제3양극산화층(27)을 형성한다. 상기에서 제3양극산화층(27)은 제2양극산화층(25)이 다공성이 막질을 가지므로 게이트(19a)의 측면에 전해액이 접촉되어 양극 산화되어 형성된다. 그리고, 제2양극산화층(25)을 식각하여 제거된다. 이때, 제3양극산화층(27)은 제2양극산화층(25)보다 막질이 치밀하므로 식각 속도가 느리므로 제거되지 않고 게이트(19a)의 측면에 잔류하게 된다. 그 다음, 제1양극산화층(21) 및 게이트산화막(17)을 마스크로 사용하여 반도체층(15)의 노출된 부분에 N형 또는 P형 불순물을 고농도로 도핑하여 소오스 및 드레인영역으로 사용되는 불순물영역(15b)을 한정한다. 상기에서, 반도체층(15)의 나머지 부분은 활성영역(15a)이 되는데, 이 활성영역(15a)은 게이트(19a)와 대응하는 부분이 채널영역(C1)이 되고, 이 불순물영역(15b)과 채널영역(C1) 사이가 오프셋영역(O1)이 된다.
상술한 바와 같이 종래의 박막트랜지스터는 감광막을 마스크로 사용하여 게이트금속층을 패터닝하고, 이 마스크를 제거하지 않고 게이트의 측면을 빠른 속도로 양극산화하여 수평 방향으로 소정 폭을 갖는 다공성의 제2양극산화층을 형성한 후 마스크를 제거하고 다시 게이트의 측면과 제2양극산화층 사이를 양극산화하여 제3양극산화층을 형성하여 오프셋영역을 한정한다.
그러나, 종래의 박막트랜지스터는 오프셋영역을 한정하기 위해 게이트의 측면을 수평 방향으로 양극산화한 후 제거하여야 하므로 공정이 복잡하며, 또한, 이 후 공정시 게이트에 의해 힐록(hillock)이 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 게이트에 의한 힐록의 발생을 방지할 수 있는 박막트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 오프셋영역의 한정을 용이하게 하여 공정수를 줄일 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는 투명한 절연기판과, 상기 절연기판 상의 소정 부분에 형성되며 활성영역과 불순물영역으로 이루어진 반도체층과, 상기 반도체층의 활성영역 상에 형성된 게이트절연막과, 상기 게이트절연막의 활성영역 상의 소정 부분에 형성되어 채널영역을 한정하는 제1게이트금속층과, 상기 제1게이트금속층의 양측에 양극산화되어 형성되어 오프셋영역을 한정하는 스페이서와, 상기 제1게이트금속층 상에 형성된 제2게이트금속층을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 투명한 절연기판 상의 소정 부분에 불순물이 도핑되지 않은 반도체층을 형성하는 공정과, 상기 반도체층에 게이트절연막과 제1 및 제2게이트금속층을 순차적으로 적층하는 공정과, 상기 제2게이트금속층 상의 상기 반도체층의 소정 부분과 대응하는 부분에 감광막을 형성하는 공정과, 상기 감광막을 마스크로 사용하여 상기 제2게이트금속층이 제1게이트금속층 보다 식각 속도가 빨라 제1게이트금속층의 양측 표면이 노출되도록 상기 제2 및 제1게이트금속층을 순차적으로 식각하는 공정과, 상기 제1게이트금속층의 노출된 부분을 양극산화시켜 스페이서를 형성하고 상기 감광막을 제거하고 공정과, 상기 반도체층의 노출된 부분에 불순물을 고농도로 도핑하여 불순물영역을 한정하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.
제3도는 본 발명에 따른 박막트랜지스터의 단면도이다.
본 발명에 따른 박막트랜지스터는 투명한 절연기판(31)상에 실리콘산화물(SiO2)으로 이루어진 버퍼산화막(33)이 형성되고, 이 버퍼산화막(33)상의 소정 부분에 반도체층(35)이 형성된다.
반도체층(35)은 다결정실리콘 또는 비정질실리콘이 500∼1500Å정도의 두께로 증착되고 패터닝되어 형성된다. 반도체층(35)은 불순물이 도핑되지 않으며 채널영역(C2)과 오프셋영역(02)으로 이루어진 활성영역(35a)과 N형 또는 P형의 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 사용되는 불순물영역(35b)으로 이루어진다. 상기에서 채널영역(C2)은 활성영역(35a)의 가운데에 위치되며, 오프셋영역(O2)은 채널영역(C2)과 불순물영역(35b)의 사이에 위치된다.
반도체층(35)상의 활성영역(35a)에 실리콘산화물(SiO2)이 500∼1500Å 정도의 두께로 증착되어 이루어진 게이트산화막(37)이 형성된다.
그리고, 게이트산화막(37)상의 채널영역(C2)에 제1 및 제2게이트금속층(39)(41)의 2층 금속구조로 이루어진 게이트(42)가 형성되고, 이 게이트(42)를 이루는 제1게이트금촉층(39) 양측의 오프셋영역(O2)에 스페이서(spacer : 45)가 형성된다. 상기에서 제1게이트금속층(39)은 채널영역(C2)상에 알루미늄이 500∼4000Å 정도의 두께로 증착되어 형성되는데, 이 제1게이트금속층(39)의 양측에 이 제1게이트금속층(39)이 양극산화된 스페이서(45)가 0.1∼1㎛정도의 폭으로 형성된다. 또한, 제2게이트금속층(39)은 제1게이트금속층(39) 상에 형성되어 이 게이트(42) 상에 형성되는 절연막(도시되지 않음)에 이 제1게이트금속층(38)을 이루는 알루미늄이 확산되어 힐록을 형성하는 것을 방지하는 장벽으로 사용되는 것으로 몰리브덴이 500∼2000Å 정도의 두께로 증착되어 형성된다.
상술한 구조의 박막트랜지스터는 알루미늄으로 이루어지는 제1게이트금속층이 제2게이트금속층 및 스페이서에 에워싸이므로 이 후에 형성되는 절연막에 힐록이 발생되는 것을 방지한다. 또한, 오프셋영역은 스페이서에 의해 용이하게 한정된다.
제4도(A) 내지 (D)는 제3도에 도시된 박막트랜지스터의 제조공정도이다.
제4도(A)를 참조하면, 투명한 절연기판(31) 상에 연속적으로 버퍼산화막(33)과 반도체층(35)을 형성한다. 상기에서, 버퍼산화막(33)은 실리콘산화물(SiO2)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함)방법으로 증착하여 형성된다. 그리고, 반도체층(35)은 다결정실리콘 또는 비정질실리콘을 500∼1500Å 정도의 두께로 증착하며 불순물이 도핑되지 않도록 한다. 상기에서, 반도체층(35)을 다결정실리콘으로 형성하는 경우 이 다결정실리콘을 CVD 방법 증착하여 형성하거나, 또는, 비정질실리콘을 증착한 후 레이저로 어닐링하여 다결정실리콘으로 결정화시켜 형성할 수 있다. 그리고, 반도체층(35)을 통상의 포토리쏘그래피 방법으로 패터닝하여 버퍼산화막(33)을 노출시킨다.
제4도(B)를 참조하면, 버퍼산화막(33) 및 반도체층(35)을 덮도록 실리콘산화물(SiO2)을 CVD 방법으로 증착하여 게이트산화막(37)을 형성한다. 그리고, 게이트산화막(37)상에 스퍼터링(sputtering)방법 또는 CVD 방법에 의해 알루미늄(Al)과 몰리브덴(Mo)을 연속적으로 증착하여 제1 및 제2게이트금속층(39)(41)을 형성한다. 상기에서 제1게이트금속층(39)을 500∼4000Å정도의 두께로, 제2게이트금속층(41)을 500∼2000Å정도의 두께로 형성한다.
제4도(C)를 참조하면, 제2게이트금속층(41) 상에 감광막(43)을 도포한 후 이 감광막(43)을 노광 및 현상하여 소정 부분에만 남긴다. 그리고, 감광막(43)을 마스크로 사용하여 게이트산화막(37)이 노출되도록 제2 및 제1게이트금속층(41)(39)을 순차적으로 식각한다. 상기에서 제1 및 제2게이트금속층(39)(41)을 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 1∼3분 동안 식각한다. 이때, 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액은 제2게이트금속층(41)을 이루는 몰리브덴을 제1게이트금속층(39)을 이루는 알루미늄보다 1∼10배 정도의 빠른 속도로 식각한다. 그러므로, 제2게이트금속층(41)이 과도 식각으로 제1게이트금속층(39)의 양측 표면을 0.1∼2㎛정도 노출시킨다. 이때, 제2게이트금속층(41)의 측면을 직각 또는 경사지게 식각한다. 그리고, 감광막(43)을 마스크로 사용하여 게이트산화막(37)을 건식 식각하여 활성층(35) 및 버퍼산화막(33)을 노출시킨다.
제4도(D)를 참조하면, 제1게이트금속층(39)의 노출된 부분을 양극산화하여 스페이서(45)를 형성한다. 이때, 남아있는 제1 및 제2게이트금속층(39)(41)은 2층 금속구조를 갖는 게이트(42)가 된다. 그리고, 감광막(43)을 제거한다. 상기에서, 스페이서(45)를 감광막(43)이 있는 상태에서 형성하였으나 감광막(43)을 제거한 상태에서 형성할 수도 있다. 그리고, 반도체층(35)의 노출된 부분에 아세닉(As) 또는 인(P) 등의 N형 불순물이나, 또는, 보론(B) 등의 P형 불순물을 이온 주입 또는 이온 샤워(ion shower) 등의 방법으로 고농도로 도핑하여 소오스 및 드레인영역으로 사용되는 불순물영역(35b)을 한정한다. 상기에서, 반도체층(35)의 나머지 부분은 활성영역(35a)이 되는데, 이 활성영역(35a)은 게이트(42)를 이루는 제1게이트금속층(39)와 대응하는 부분이 채널영역(C2)이 되고, 스페이서(45) 하부는 오프셋영역(O2)이 된다. 그러므로, 오프셋영역(O2)은 불순물영역(35b)과 채널영역(C2) 사이에 위치된다.
제5도(A) 내지 (C)는 제4도(A) 내지 (D) 이후의 공정을 도시하는 박막트랜지스터의 제조공정도이다.
제5도(A)도를 참조하면, 제4도(D)의 구조 상에 실리콘산화물(SiO2)을 CVD 방법으로 증착하여 층간절연막(47)을 형성한다. 그리고, 층간절연막(47)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 불수물영역(35b)을 노출시키는 제1접촉구(49)를 형성한다. 그 다음, 알루미늄, 티타늄(Ti) 또는 크롬(Cr) 등의 도전성금속을 제1접촉구(49)가 채워져 불순물영역(35b)와 접촉되도록 층간절연막(47) 상에 증착하고 패터닝하여 소오스 및 드레인전극(51)(53)을 형성한다. 상기에서, 소오스 및 드레인전극(51)(53)과 접촉되는 불순물영역(35b)은 각각 소오스 및 드레인영역이 된다.
제5도(B)를 참조하면, 층간절연막(47)과 소오스 및 드레인전극(51)(53) 상에 실리콘산화물(SiO2) 또는 실리콘질화물(Si3N4)의 무기절연물을 증착하거나, 또는, BCB(Benzo Cyclo Butene), 불소(F) 첨가 폴리이미드, 퍼플로오르사이클로부탄(Perfluoro Cyclo Butane) 또는 폴리오르폴리아릴에테르(Fluoro Poly Allyl Ether) 등과 같이 유전율이 낮은 유기절연막을 도포하여 제1보호막(55)을 형성한다. 그리고, 제1보호막(55) 상에 불투명성 절연수지를 도포한 후 노광 및 현상하여 화소영역(도시되지 않음)을 제외한 영역을 덮는 차광막(57)을 형성한다.
제5도(C)를 참조하면, 제1절연막(55) 및 차광막(57) 상에 제1보호막(59)과 동일한 물질의 제2보호막(59)을 형성한다. 그리고, 제1 및 제2보호막(55)(59)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 드레인전극(53)을 노출시키는 제2접촉구(61)를 형성한다. 그 다음, 제2보호막(59) 상에 제2접촉구(61)을 통해 드레인전극(53)과 접촉되도록 스퍼터링 방법에 의해 ITO 또는 주석산화막(SnO2) 등의 투명한 도전물질을 증착한다. 그리고, 화소영역을 제외한 차광막(57)과 중첩되는 부분의 투명한 도전물질을 제거하여 드레인전극(53)과 접촉되는 화소전극(63)을 형성한다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터는 게이트산화막상에 알루미늄으로 이루어진 제1게이트금속층과 몰리브덴으로 이루어진 제2게이트금속층을 연속적으로 증착한 후 감광막을 마스크로 사용하여 제1게이트금속층 보다 제2게이트금속층을 빠른 속도로 식각하는 식각용액으로 제1게이트금속층의 양측 표면이 소정 폭을 갖고 노출되도록 제2 및 제1게이트금속층을 순차적으로 식각하고, 제1게이트금속층의 노출된 부분을 양극산화하여 스페이서를 형성한다.
따라서, 본 발명은 제2게이트금속층에 의해 제1게이트금속층에서 힐록이 발생되는 것을 방지할 수 있으며, 또한, 제1게이트금속층의 양측에 형성되는 스페이서에 의해 오프셋영역을 용이하게 한정하므로 공정수를 감소시킬 수 있는 잇점이 있다.

Claims (20)

  1. 투명한 절연기판과,
    상기 절연기판 상의 소정 부분에 형성되며 활성영역과 불순물영역으로 이루어진 반도체층과,
    상기 반도체층의 활성영역 상에 형성된 게이트절연막과,
    상기 게이트절연막의 활성영역 상의 소정 부분에 형성되어 채널영역을 한정하는 제1게이트금속층과,
    상기 제1게이트금속층 상에 형성된 제2게이트금속층을 포함하는 박막트랜지스터.
  2. 제1항에 있어서,
    상기 제1게이트금속층이 알루미늄으로 형성된 박막트랜지스터.
  3. 제2항에 있어서,
    상기 제1게이트금속층이 500∼4000Å의 두께로 형성된 박막트랜지스터.
  4. 제1항에 있어서,
    상기 제2게이트금속층이 몰리브덴으로 형성된 박막트랜지스터.
  5. 제4항에 있어서,
    상기 제2게이트금속층이 500∼2000Å의 두께로 형성된 박막트랜지스터.
  6. 제1항에 있어서,
    상기 제1게이트금속층의 양측에 오프셋영역을 한정하는 스페이서를 더 구비하는 박막트랜지스터.
  7. 제6항에 있어서,
    상기 스페이서가 양극산화되어 형성된 박막트랜지스터.
  8. 제7항에 있어서,
    상기 스페이서가 0.1∼2㎛의 폭으로 형성된 박막트랜지스터.
  9. 투명한 절연기판 상의 소정 부분에 불순물이 도핑되지 않은 반도체층을 형성하는 공정과,
    상기 반도체층에 게이트절연막과 제1 및 제2게이트금속층을 순차적으로 적층하는 공정과,
    상기 제2게이트금속층 상의 상기 반도체층의 소정 부분과 대응하는 부분에 감광막을 형성하는 공정과,
    상기 감광막을 마스크로 사용하여 상기 제2게이트금속층이 제1게이트금속층 보다 식각 속도가 빨라 제1게이트금속층의 양측 표면이 노출되도록 상기 제2 및 제1게이트금속층을 순차적으로 식각하는 공정을 구비하는 박막트랜지스터의 제조방법.
  10. 제9항에 있어서,
    상기 제1게이트금속층을 알루미늄으로 형성하는 박막트랜지스터의 제조방법.
  11. 제10항에 있어서,
    상기 제1게이트금속층을 500∼4000Å의 두께로 형성하는 박막트랜지스터의 제조방법.
  12. 제9항에 있어서,
    상기 제2게이트금속층을 몰리브덴으로 형성하는 박막트랜지스터의 제조방법.
  13. 제14항에 있어서,
    상기 제2게이트금속층을 500∼2000Å의 두께로 형성하는 박막트랜지스터의 제조방법.
  14. 제9항에 있어서,
    상기 제1 및 제2게이트금속층을 인산(H3PO4)+초산(CH3COOH)+질산(HNO3)을 혼합한 식각용액으로 식각하는 박막트랜지스터의 제조방법.
  15. 제14항에 있어서,
    상기 제1 및 제2게이트금속층을 1∼3분 동안 식각하는 박막트랜지스터의 제조방법.
  16. 제15항에 있어서,
    상기 제2게이트금속층을 과도 식각하여 제1게이트금속층의 양측 표면을 0.1∼2㎛의 폭으로 노출되게 하는 박막트랜지스터의 제조방법.
  17. 제9항에 있어서,
    상기 제1게이트금속층의 노출된 부분을 양극산화시켜 스페이서를 형성하고 상기 감광막을 제거하고 공정과,
    상기 반도체층의 노출된 부분에 불순물을 고농도로 도핑하여 불순물영역을 한정하는 공정을 더 구비하는 박막트랜지스터의 제조방법.
  18. 제17항에 있어서,
    상술한 구조 상에 층간절연막을 형성하고 이 층간절연막을 소정 부분을 제거하여 상기 불순물영역을 노출시키는 제1접촉구를 형성하는 공정과,
    상기 제1접촉구 내에 상기 불순물영역과 접촉되는 소오스 및 드레인전극을 형성하는 공정과,
    상기 층간절연막과 소오스 및 드레인전극 상에 제1보호막을 형성하고 이 제1보호막 상의 화소영역을 제외한 영역을 덮는 차광막을 형성하는 공정과,
    상기 제1절연막 및 차광막 상에 제2보호막을 형성하고 상기 제1 및 제2보호막의 소정 부분을 제거하여 상기 드레인전극을 노출시키는 제2접촉구를 형성하는 공정과,
    상기 화소영역의 상기 제2보호막 상에 상기 제2접촉구를 통해 드레인전극과 접촉되는 화소전극을 형성하는 공정을 더 구비하는 박막트랜지스터의 제조방법.
  19. 제18항에 있어서,
    상기 제1 및 제2보호막을 실리콘산화물(SiO2), 실리콘질화묵(Si3N4), 또는, BCB(Benzo Cyclo Butane)로 형성하는 박막트랜지스터의 제조방법.
  20. 투명한 절연기판 상의 소정 부분에 불순물이 도핑되지 않은 반도체층을 형성하는 공정과,
    상기 반도체층에 게이트절연막과 제1 및 제2게이트금속층을 순차적으로 적층하는 공정과,
    상기 제2게이트금속층 상의 상기 반도체층의 소정 부분과 대응하는 부분에 감광막을 형성하는 공정과,
    상기 감광막을 마스크로 사용하여 상기 제2게이트금속층이 제1게이트금속층 보다 식각 속도가 빨라 제1게이트금속층의 양측 표면이 노출되도록 상기 제2 및 제1게이트금속층을 순차적으로 식각하는 공정과,
    상기 제1게이트금속층의 노출된 부분을 양극산화시켜 스페이서를 형성하고 상기 감광막을 제거하고 공정과,
    상기 반도체층의 노출된 부분에 불순물을 고농도로 도핑하여 불순물영역을 한정하는 공정과,
    상술한 구조 상에 층간절연막을 형성하고 이 층간절연막의 소정 부분을 제거하여 상기 불순물영역을 노출시키는 제1접촉구를 형성하는 공정과,
    상기 제1접촉구 내에 상기 불순물영역과 접촉되는 소오스 및 드레인전극을 형성하는 공정과,
    상기 층간절연막과 소오스 및 드레인전극 상에 제1보호막을 형성하고 이 제1보호막 상의 화소영역을 제외한 영역을 덮는 차광막을 형성하는 공정과,
    상기 제1절연막 및 차광막 상에 제2보호막을 형성하고 상기 제1 및 제2보호막의 소정 부분을 제거하여 상기 드레인전극을 노출시키는 제2접촉구를 형성하는 공정과,
    상기 화소영역의 상기 제2보호막 상에 상기 제2접촉구를 통해 드레인전극과 접촉되는 화소전극을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
KR1019960062231A 1996-12-06 1996-12-06 박막트랜지스터 및 그의 제조방법 KR100229678B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960062231A KR100229678B1 (ko) 1996-12-06 1996-12-06 박막트랜지스터 및 그의 제조방법
US08/979,843 US6329672B1 (en) 1996-12-06 1997-11-26 Thin film transistor having a second gate metal layer preventing formation of hillocks
US09/978,050 US6537843B2 (en) 1996-12-06 2001-10-17 Thin film transistor and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960062231A KR100229678B1 (ko) 1996-12-06 1996-12-06 박막트랜지스터 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR19980044186A true KR19980044186A (ko) 1998-09-05
KR100229678B1 KR100229678B1 (ko) 1999-11-15

Family

ID=19486077

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960062231A KR100229678B1 (ko) 1996-12-06 1996-12-06 박막트랜지스터 및 그의 제조방법

Country Status (2)

Country Link
US (2) US6329672B1 (ko)
KR (1) KR100229678B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000033832A (ko) * 1998-11-26 2000-06-15 윤종용 액정 표시 장치용 다결정 규소 박막 트랜지스터 기판의 제조 방법
KR20020078582A (ko) * 2001-04-06 2002-10-19 테크노세미켐 주식회사 투명도전막의 선택적 에칭액 조성물
KR100415700B1 (ko) * 2001-04-06 2004-01-24 테크노세미켐 주식회사 박막트랜지스터용 액정표시장치의 소스 및 드레인 전극용식각액 조성물
KR100504537B1 (ko) * 2002-04-17 2005-08-01 엘지.필립스 엘시디 주식회사 박막 트랜지스터의 제조 방법
KR100577783B1 (ko) * 1999-06-21 2006-05-10 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터의 제조방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3788649B2 (ja) * 1996-11-22 2006-06-21 株式会社半導体エネルギー研究所 液晶表示装置
US6576924B1 (en) * 1999-02-12 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate
US8853696B1 (en) 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
JP3767305B2 (ja) * 2000-03-01 2006-04-19 ソニー株式会社 表示装置およびその製造方法
TW521226B (en) * 2000-03-27 2003-02-21 Semiconductor Energy Lab Electro-optical device
WO2001075981A1 (en) * 2000-04-04 2001-10-11 Matsushita Electric Industrial Co.,Ltd. Thin-film semiconductor device and method for manufacturing the same
US6380589B1 (en) * 2001-01-30 2002-04-30 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) tunneling junction transistor SRAM cell
TW480735B (en) * 2001-04-24 2002-03-21 United Microelectronics Corp Structure and manufacturing method of polysilicon thin film transistor
TW561531B (en) * 2001-08-08 2003-11-11 Ind Tech Res Inst Polysilicon thin film transistor having a self-aligned lightly doped drain (LDD) structure
KR101083206B1 (ko) * 2004-11-04 2011-11-11 엘지디스플레이 주식회사 자기장결정화방법에 의해 결정화된 폴리실리콘을 사용하는액정표시소자 제조방법
KR101085450B1 (ko) * 2005-02-07 2011-11-21 삼성전자주식회사 박막트랜지스터 기판과 그 제조방법
KR101167312B1 (ko) * 2005-06-30 2012-07-19 엘지디스플레이 주식회사 미세 패턴 형성 방법과 그를 이용한 액정 표시 장치 및 그제조 방법
TWI316295B (en) * 2006-05-17 2009-10-21 Au Optronics Corp Thin film transistor
US8822336B2 (en) 2011-06-16 2014-09-02 United Microelectronics Corp. Through-silicon via forming method
TWI582967B (zh) * 2014-04-01 2017-05-11 鴻海精密工業股份有限公司 顯示陣列基板及顯示陣列基板的製造方法
CN104952934B (zh) * 2015-06-25 2018-05-01 京东方科技集团股份有限公司 薄膜晶体管及制造方法、阵列基板、显示面板
CN105633171A (zh) * 2016-03-22 2016-06-01 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示装置
WO2018053707A1 (en) * 2016-09-21 2018-03-29 Boe Technology Group Co., Ltd. Thin film transistor, display substrate and display panel having the same, and fabricating method thereof
CN107819012A (zh) * 2017-10-10 2018-03-20 武汉华星光电半导体显示技术有限公司 N型薄膜晶体管及其制备方法、oled显示面板及其制备方法
JP7022592B2 (ja) * 2018-01-11 2022-02-18 株式会社ジャパンディスプレイ 表示装置
US11362215B2 (en) 2018-03-30 2022-06-14 Intel Corporation Top-gate doped thin film transistor
US11257956B2 (en) 2018-03-30 2022-02-22 Intel Corporation Thin film transistor with selectively doped oxide thin film
CN108550581A (zh) * 2018-05-04 2018-09-18 武汉华星光电技术有限公司 一种低温多晶硅阵列基板及其制备方法
WO2023184095A1 (zh) * 2022-03-28 2023-10-05 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示基板、显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010027A (en) * 1990-03-21 1991-04-23 General Electric Company Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure
US5162933A (en) * 1990-05-16 1992-11-10 Nippon Telegraph And Telephone Corporation Active matrix structure for liquid crystal display elements wherein each of the gate/data lines includes at least a molybdenum-base alloy layer containing 0.5 to 10 wt. % of chromium
JP2887623B2 (ja) * 1991-03-20 1999-04-26 富士通株式会社 半導体記憶装置及びその製造方法
GB2255443B (en) * 1991-04-30 1995-09-13 Samsung Electronics Co Ltd Fabricating a metal electrode of a semiconductor device
JP2717237B2 (ja) * 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JPH05110094A (ja) * 1991-10-17 1993-04-30 Seiko Epson Corp 半導体装置
JPH05110092A (ja) * 1991-10-17 1993-04-30 Seiko Epson Corp 半導体装置
JPH05275697A (ja) * 1992-01-08 1993-10-22 Seiko Epson Corp 半導体装置
KR970010685B1 (ko) * 1993-10-30 1997-06-30 삼성전자 주식회사 누설전류가 감소된 박막 트랜지스터 및 그 제조방법
JP3126630B2 (ja) * 1994-06-20 2001-01-22 キヤノン株式会社 ディスプレイ
US5814529A (en) * 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
JP2739844B2 (ja) * 1995-05-19 1998-04-15 日本電気株式会社 薄膜トランジスタアレイ
US5612234A (en) * 1995-10-04 1997-03-18 Lg Electronics Inc. Method for manufacturing a thin film transistor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000033832A (ko) * 1998-11-26 2000-06-15 윤종용 액정 표시 장치용 다결정 규소 박막 트랜지스터 기판의 제조 방법
KR100577783B1 (ko) * 1999-06-21 2006-05-10 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터의 제조방법
KR20020078582A (ko) * 2001-04-06 2002-10-19 테크노세미켐 주식회사 투명도전막의 선택적 에칭액 조성물
KR100415700B1 (ko) * 2001-04-06 2004-01-24 테크노세미켐 주식회사 박막트랜지스터용 액정표시장치의 소스 및 드레인 전극용식각액 조성물
KR100504537B1 (ko) * 2002-04-17 2005-08-01 엘지.필립스 엘시디 주식회사 박막 트랜지스터의 제조 방법

Also Published As

Publication number Publication date
US6329672B1 (en) 2001-12-11
KR100229678B1 (ko) 1999-11-15
US20010048107A1 (en) 2001-12-06
US6537843B2 (en) 2003-03-25
US20020017665A1 (en) 2002-02-14

Similar Documents

Publication Publication Date Title
KR100229678B1 (ko) 박막트랜지스터 및 그의 제조방법
KR100305005B1 (ko) 반도체장치
US7800098B2 (en) Array substrate for liquid crystal display device and method of fabricating the same
US5742363A (en) Liquid crystal display and method for fabricating the same in which the gate electrode is formed from two layers having differing widths
KR100292922B1 (ko) 박막트랜지스터,박막트랜지스터의제조방법및액정표시장치
US6887744B2 (en) Method of forming a thin film transistor substrate with a interconnection electrode
KR100204322B1 (ko) 반도체장치 및 그의 제조방법
KR0175390B1 (ko) 다결정 규소 박막 트랜지스터 및 그 제조 방법
KR100343307B1 (ko) 박막 트랜지스터의 제조방법
JPH10125928A (ja) 半導体集積回路及びその作製方法
KR0171648B1 (ko) 박막장치 및 그 제조방법
KR100585873B1 (ko) 폴리실리콘 액정표시소자 및 그 제조방법
KR100350112B1 (ko) 반도체장치의 제조방법
KR100308854B1 (ko) 액정표시장치의제조방법
JPH10209462A (ja) 薄膜トランジスタおよびその製法
JPH06169086A (ja) 多結晶シリコン薄膜トランジスタ
KR20020076859A (ko) 폴리실리콘 박막트랜지스터와 이를 포함하는 어레이기판제조방법
US5751017A (en) Thin film transistor having double gate insulating layer
KR100208044B1 (ko) 금속배선기판 및 그의 제조방법
JP3358284B2 (ja) 薄膜トランジスタの製造方法
US5889290A (en) Thin film transistor and manufacturing method thereof
KR970003742B1 (ko) 자기정열구조의 박막트랜지스터 제조방법
JPH09129890A (ja) 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板
KR0172880B1 (ko) 액정표시장치의 제조방법
KR100254924B1 (ko) 화상표시장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080701

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee