JPS59178744A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59178744A JPS59178744A JP58054781A JP5478183A JPS59178744A JP S59178744 A JPS59178744 A JP S59178744A JP 58054781 A JP58054781 A JP 58054781A JP 5478183 A JP5478183 A JP 5478183A JP S59178744 A JPS59178744 A JP S59178744A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- island
- emitter
- impressed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明はザイリスタ寄生効果を除去する半導体集積回路
に関する。
に関する。
（ロ） 従来技術
従来では第１図に示す如く、Ｐ型の半導体基板（１）と
、その上に積層されるＮ型のエピタキシャル層伐）と、
エピタキシャル層（２）を各島領域（３１（３）に分離
するＰ型の分離領域（４）と、第１の島領域（３）表面
に拡散されたＰ型拡散領域（５）と、第２の島領域（３
）表面に拡散されたＰ型ベース拡散領域（６）とエミッ
タ領域又はクロス配線のためのＮ型のトンネル領域（７
）とを備えた半導体集積回路に於いては、Ｐ型拡散領域
（５）とトンネル領域（７）間にザイリスタ寄生効果を
発生するおそれがある。
、その上に積層されるＮ型のエピタキシャル層伐）と、
エピタキシャル層（２）を各島領域（３１（３）に分離
するＰ型の分離領域（４）と、第１の島領域（３）表面
に拡散されたＰ型拡散領域（５）と、第２の島領域（３
）表面に拡散されたＰ型ベース拡散領域（６）とエミッ
タ領域又はクロス配線のためのＮ型のトンネル領域（７
）とを備えた半導体集積回路に於いては、Ｐ型拡散領域
（５）とトンネル領域（７）間にザイリスタ寄生効果を
発生するおそれがある。
即ちＰ型拡散領域（５）として高電位にバイアスされる
ラテラル型トランジスタのエミ、りあるいはコレクタ領
域またはＰ型拡散抵抗の場合にはＰ型拡散領域（５）、
Ｎ型の第１の島領域（３１，Ｐ型の分離領域（４）、Ｎ
型の第２の島領域（３）、Ｐ型のベース拡散領域（６）
、Ｎ型のエミッタ領域又はトンネル領域（７）でＰＮＰ
ＮＰＮの自己バイアス型の寄生サイリスタを形成し、寄
生サイリスイがターンオンして矢印の如く寄生電流が流
れろ。特にベース拡散領域（６）を浮して用いる場合等
に寄生サイリスタが発生し易い。
ラテラル型トランジスタのエミ、りあるいはコレクタ領
域またはＰ型拡散抵抗の場合にはＰ型拡散領域（５）、
Ｎ型の第１の島領域（３１，Ｐ型の分離領域（４）、Ｎ
型の第２の島領域（３）、Ｐ型のベース拡散領域（６）
、Ｎ型のエミッタ領域又はトンネル領域（７）でＰＮＰ
ＮＰＮの自己バイアス型の寄生サイリスタを形成し、寄
生サイリスイがターンオンして矢印の如く寄生電流が流
れろ。特にベース拡散領域（６）を浮して用いる場合等
に寄生サイリスタが発生し易い。
Ｔｒ、はＰ型拡散領域（５）、Ｎ型の第１の島領域（３
）およびＰ型の分離領域（４）で形成されるＰＮＰトラ
ンジスタであり、Ｔｒ２はＮ型の第１の島領域（３）、
Ｐ＋型の分離領域（４）およびＮ型の第２の島領域（イ
）で形成されるＮＰＮ）ランリスタであり、Ｔｒ３はＰ
＋型の分離領域（４）、Ｎ型の第２の島領域（３）およ
びＰ型のベース拡散領域（６）で形成されるＰＮＰ ）
ランリスタであり、Ｔｒ４はＮ型の第２の島領域（３）
、Ｐ型のベース拡散領域（６）およびｔ型のエミッタ領
域又はトンネル領域（７）で形成されるＮＰＮ）ランリ
スタである。
）およびＰ型の分離領域（４）で形成されるＰＮＰトラ
ンジスタであり、Ｔｒ２はＮ型の第１の島領域（３）、
Ｐ＋型の分離領域（４）およびＮ型の第２の島領域（イ
）で形成されるＮＰＮ）ランリスタであり、Ｔｒ３はＰ
＋型の分離領域（４）、Ｎ型の第２の島領域（３）およ
びＰ型のベース拡散領域（６）で形成されるＰＮＰ ）
ランリスタであり、Ｔｒ４はＮ型の第２の島領域（３）
、Ｐ型のベース拡散領域（６）およびｔ型のエミッタ領
域又はトンネル領域（７）で形成されるＮＰＮ）ランリ
スタである。
斯る寄生サイリスタ効果は半導体基板（１）とコンタク
トしている接地端子より先に電源端子をソケットに挿入
したときに発生して基板電位が上がり、接地端子をソケ
ットに挿入しても数１００７７ＬＡの電流が流れ続ける
。
トしている接地端子より先に電源端子をソケットに挿入
したときに発生して基板電位が上がり、接地端子をソケ
ットに挿入しても数１００７７ＬＡの電流が流れ続ける
。
（ハ）発明の目的
本発明は断点に鑑みてなされ、従来のサイリスタ効果を
防止する半導体集積回路を提供することに）発明の構成 本発明に依る半導体集積回路は第３図の如く、Ｐ型の半
導体基板０］）と、その上に積層されたＮ型のエピタキ
シャル層（１７Ｊと、エピタキシャル層（＋２１を各島
領域＜１３）１４１にＰ’Ｎ分離するＰ型分離領域（１
５ｉと、第１の島領域０３表面に設けたＰ型拡散領域μ
６ｊと、第２の島領域０力表面に設けたＰ型ベース拡散
領域幅およびＮ＋型エミッタ領域又はトンネル領域α籾
と、本発明の特徴とする第２の島領域Ｉ表面に設けた抵
抗領域ａ！１より構成され、この抵抗領域α９をベース
拡散領域ａ力とエミッタ領域又は′トンネル領域ａａと
の間に接続してい７：Ｉ。
防止する半導体集積回路を提供することに）発明の構成 本発明に依る半導体集積回路は第３図の如く、Ｐ型の半
導体基板０］）と、その上に積層されたＮ型のエピタキ
シャル層（１７Ｊと、エピタキシャル層（＋２１を各島
領域＜１３）１４１にＰ’Ｎ分離するＰ型分離領域（１
５ｉと、第１の島領域０３表面に設けたＰ型拡散領域μ
６ｊと、第２の島領域０力表面に設けたＰ型ベース拡散
領域幅およびＮ＋型エミッタ領域又はトンネル領域α籾
と、本発明の特徴とする第２の島領域Ｉ表面に設けた抵
抗領域ａ！１より構成され、この抵抗領域α９をベース
拡散領域ａ力とエミッタ領域又は′トンネル領域ａａと
の間に接続してい７：Ｉ。
（ホ） 実施例
本実施例では第３図の如く、Ｐ型のシリコン半導体基板
０Ｄと、その上に成長されるＮｍのシリコンエピタキシ
ャルＪ＠ｔｌ’ＺＩと、エピタキシャル層ｕｚを各島領
域Ｑ３１Ｑ４１に分離拡散によりＰＮ分離するＰ型分離
領域（１５）と、第１の島領域（Ｉ３）表面に設けたラ
テラル型トランジスタのエミッタあるいはコレクタ領域
または拡散抵抗のＰ型拡散領域ａｅと、第２の島領域α
滲表面に設けたＰ型のベース拡散領域卸およびＮ＋型の
エミッタ領域又はトンネル領域ａ８）＆を備え、本発明
の特徴とする抵抗領域α９）は第２の島領域Ｑ４表面に
形成している。各領域は所望の不純物の選択拡散によっ
て順次形成されている。
０Ｄと、その上に成長されるＮｍのシリコンエピタキシ
ャルＪ＠ｔｌ’ＺＩと、エピタキシャル層ｕｚを各島領
域Ｑ３１Ｑ４１に分離拡散によりＰＮ分離するＰ型分離
領域（１５）と、第１の島領域（Ｉ３）表面に設けたラ
テラル型トランジスタのエミッタあるいはコレクタ領域
または拡散抵抗のＰ型拡散領域ａｅと、第２の島領域α
滲表面に設けたＰ型のベース拡散領域卸およびＮ＋型の
エミッタ領域又はトンネル領域ａ８）＆を備え、本発明
の特徴とする抵抗領域α９）は第２の島領域Ｑ４表面に
形成している。各領域は所望の不純物の選択拡散によっ
て順次形成されている。
抵抗領域■は第２の島領域０（イ）表面にペース拡散あ
るいはイオン注入により形成され、一端をベース領域（
ｌηと連結して所定の抵抗値が得られる長さに延在して
形成される。そして他端はアルミニウム電極（２０）に
よりぐ型のエミッタ領域又はトンネル領域Ｑ８）ＩＣ接
続される。この抵抗領域（１’３の抵抗値はＴｒ４のベ
ース電、流にも依るがｌＯＫΩ〜ｌｏ、ＯＫΩ程度に選
ばれ、約０．３Ｖ程度の電圧降下をする様に設計する。
るいはイオン注入により形成され、一端をベース領域（
ｌηと連結して所定の抵抗値が得られる長さに延在して
形成される。そして他端はアルミニウム電極（２０）に
よりぐ型のエミッタ領域又はトンネル領域Ｑ８）ＩＣ接
続される。この抵抗領域（１’３の抵抗値はＴｒ４のベ
ース電、流にも依るがｌＯＫΩ〜ｌｏ、ＯＫΩ程度に選
ばれ、約０．３Ｖ程度の電圧降下をする様に設計する。
斯る構造の等価回路図は第４図の如く、Ｔｒ、。
＋１＋ｒ２゜Ｔｒ８．Ｔｒ４と第２図と同一の構成とな
り、Ｔｒ４（Ｄベース、エミッタ間に抵抗Ｒがｔ４さｔ
する。
り、Ｔｒ４（Ｄベース、エミッタ間に抵抗Ｒがｔ４さｔ
する。
この結果’ｒ ｒ＜：のペース、エミッタ間は約０．３
Ｖに保持されるので、Ｔｒ４はサイリスタ効果によりタ
ーンオンしない。
Ｖに保持されるので、Ｔｒ４はサイリスタ効果によりタ
ーンオンしない。
（へ）効果
本発明に依れば寄生サイリスタ効果を抵抗領域（ｌ→の
みで容易に防止でき、半導体集積回路の集積度の向上に
寄与できる。また抵抗領域α→を同一島領域に内在でき
るので、集積度の低減という弊害はない。更に新しい製
造工程を付加することなく、従来の製造工程により実現
できろ。
みで容易に防止でき、半導体集積回路の集積度の向上に
寄与できる。また抵抗領域α→を同一島領域に内在でき
るので、集積度の低減という弊害はない。更に新しい製
造工程を付加することなく、従来の製造工程により実現
できろ。
第１１ネ１は従来例を説明する断面図、第２図は従来例
の等価回路図、第３図は本発明を説明する断面図、第４
図は本発明の等価回路図である。 主な図番の説明 Ｃｌ１ｌはＰ型半導体基板、ｕｚはＮ型エピタキ／ヤル
Ｉ―、（１３）αａは島領域、０５）は分離領域、Ｑ６
１はＰ型拡散領域、ａ力はＰ型ベース領域、■はＮ型上
くンタ又はトンネル領域、ｕ９）は抵抗領域である。 出願人 三洋電機株式会社 外１名
の等価回路図、第３図は本発明を説明する断面図、第４
図は本発明の等価回路図である。 主な図番の説明 Ｃｌ１ｌはＰ型半導体基板、ｕｚはＮ型エピタキ／ヤル
Ｉ―、（１３）αａは島領域、０５）は分離領域、Ｑ６
１はＰ型拡散領域、ａ力はＰ型ベース領域、■はＮ型上
くンタ又はトンネル領域、ｕ９）は抵抗領域である。 出願人 三洋電機株式会社 外１名
Claims (1)
- （１）−導電型の半導体基板と該基板上に設けられた逆
導電型のエピタキシャル層と該エピタキシャル層を複数
の島領域に分離する一導電型の分離領域とを備え、第１
の島領域表面の一導電型の拡散領域と隣接する第２の島
領域表面の一導電型のベース拡散領域内に設けた逆導電
型のエミッタ領域又はトンネル領域との間でサイリスタ
寄手効果を生ずる半導体集積回路に於いて、前記第２の
島領域表面に抵抗領域を設け、前記ベース拡散領域とエ
ミッタ領域又はトンネル領域との間に接続することを特
徴とする半導体集積回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054781A JPS59178744A (ja) | 1983-03-29 | 1983-03-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054781A JPS59178744A (ja) | 1983-03-29 | 1983-03-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178744A true JPS59178744A (ja) | 1984-10-11 |
Family
ID=12980309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054781A Pending JPS59178744A (ja) | 1983-03-29 | 1983-03-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178744A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119067A (en) * | 1980-02-19 | 1981-09-18 | Kubota Ltd | Mounting device for panel |
| JPS5715826U (ja) * | 1980-07-03 | 1982-01-27 |
-
1983
- 1983-03-29 JP JP58054781A patent/JPS59178744A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119067A (en) * | 1980-02-19 | 1981-09-18 | Kubota Ltd | Mounting device for panel |
| JPS5715826U (ja) * | 1980-07-03 | 1982-01-27 |
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