JPH0661338A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0661338A JPH0661338A JP13644492A JP13644492A JPH0661338A JP H0661338 A JPH0661338 A JP H0661338A JP 13644492 A JP13644492 A JP 13644492A JP 13644492 A JP13644492 A JP 13644492A JP H0661338 A JPH0661338 A JP H0661338A
- Authority
- JP
- Japan
- Prior art keywords
- type
- buried layer
- layer
- type buried
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】Ｎ型埋込層に外包されたＰ型埋込層を有してＰ
型半導体基板に形成される縦型ＰＮＰバイポーラ半導体
装置において、Ｐ型埋込層，Ｎ型埋込層，Ｐ型半導体基
板による寄生ＰＮＰ効果を低減し、縦型ＰＮＰバイポー
ラ半導体装置のＰ型半導体基板に対する耐圧を下ること
なしにこの縦型ＰＮＰバイポーラ半導体装置の素子寸法
の縮小を可能にする。 【構成】Ｐ型半導体基板１表面にはＮ型埋込層２，Ｐ型
埋込層３が設けられ、さらに、Ｐ型埋込層３の側面周囲
を囲み，Ｎ型埋込層２の周囲においてこれと接続し，か
つＮ型埋込層２の周囲に沿った姿態を有して、Ｎ型埋込
層２より不純物濃度の高い第２Ｎ型埋込層４が設けられ
ている。
型半導体基板に形成される縦型ＰＮＰバイポーラ半導体
装置において、Ｐ型埋込層，Ｎ型埋込層，Ｐ型半導体基
板による寄生ＰＮＰ効果を低減し、縦型ＰＮＰバイポー
ラ半導体装置のＰ型半導体基板に対する耐圧を下ること
なしにこの縦型ＰＮＰバイポーラ半導体装置の素子寸法
の縮小を可能にする。 【構成】Ｐ型半導体基板１表面にはＮ型埋込層２，Ｐ型
埋込層３が設けられ、さらに、Ｐ型埋込層３の側面周囲
を囲み，Ｎ型埋込層２の周囲においてこれと接続し，か
つＮ型埋込層２の周囲に沿った姿態を有して、Ｎ型埋込
層２より不純物濃度の高い第２Ｎ型埋込層４が設けられ
ている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラ半導体装置の埋込層の構造に関する。
バイポーラ半導体装置の埋込層の構造に関する。
【０００２】
【従来の技術】一般に、縦型ＰＮＰバイポーラ半導体装
置と縦型ＮＰＮバイポーラ半導体装置とが同一半導体基
板に形成される場合、縦型ＰＮＰバイポーラ半導体装置
は、縦型ＮＰＮバイポーラ半導体装置の形成と同一の工
程が利用される。縦型ＮＰＮバイポーラ半導体装置の場
合、Ｐ型半導体基板の所定領域に砒素もしくはアンチモ
ン等の不純物を導入してＮ型埋込層を形成した後、所望
の膜厚のＮ型エピタキシャル層をＰ型半導体基板上に成
長させる。このＮ型埋込層は、Ｎ型エピタキシャル層の
表面に形成されたＮ型拡散層と接続し、Ｎ型エピタキシ
ャル層に流れこんだ電流をこのＮ型拡散層を介して低抵
抗で半導体装置の外部へ引き出し、このＮＰＮバイポー
ラ半導体装置のコレクタとして機能する。このＮＰＮバ
イポーラ半導体装置は、上記のＮ型埋込層とＰ型半導体
基板との間とＰＮ接合により、一定電位に印加されたＰ
型半導体基板から電気的に分離される。
置と縦型ＮＰＮバイポーラ半導体装置とが同一半導体基
板に形成される場合、縦型ＰＮＰバイポーラ半導体装置
は、縦型ＮＰＮバイポーラ半導体装置の形成と同一の工
程が利用される。縦型ＮＰＮバイポーラ半導体装置の場
合、Ｐ型半導体基板の所定領域に砒素もしくはアンチモ
ン等の不純物を導入してＮ型埋込層を形成した後、所望
の膜厚のＮ型エピタキシャル層をＰ型半導体基板上に成
長させる。このＮ型埋込層は、Ｎ型エピタキシャル層の
表面に形成されたＮ型拡散層と接続し、Ｎ型エピタキシ
ャル層に流れこんだ電流をこのＮ型拡散層を介して低抵
抗で半導体装置の外部へ引き出し、このＮＰＮバイポー
ラ半導体装置のコレクタとして機能する。このＮＰＮバ
イポーラ半導体装置は、上記のＮ型埋込層とＰ型半導体
基板との間とＰＮ接合により、一定電位に印加されたＰ
型半導体基板から電気的に分離される。
【０００３】バイポーラ半導体装置の断面図である図２
を参照すると、上述の従来の縦型ＰＮＰバイポーラ半導
体装置は、Ｐ型半導体基板１表面の所定領域には燐の導
入による低濃度のＮ型埋込層２が設けられ、Ｎ型埋込層
２に外包された姿態を有してコレクタとして機能するＰ
型埋込層３が設けられている。このような姿態を得るた
めに、このＮ型埋込層２は縦型ＮＰＮバイポーラ半導体
装置のＮ型埋込層と同時に形成することはできず、この
Ｎ型埋込層２の形成には１０００℃以上の高温で数時間
の熱処理が行なわれる。Ｐ型半導体基板１上には所望の
膜厚のＮ型エピタキシャル層５が設けられ、Ｎ型エピタ
キシャル層５の表面，上にはシリコン酸化膜７ａ，７ｂ
が設けられ、シリコン酸化膜７ａの直下にはＰ型半導体
基板１の表面に達するＰ型のチャネルストッパー６が設
けられている。さらにＮ型エピタキシャル層５表面には
ベースとなるＮ型拡散層９，Ｎ型拡散層９に外包された
エミッタとなるＰ型拡散層１０が設けられ、Ｐ型埋込層
３に達するＰ型拡散層８が設けられている。これらの拡
散層８，９，１０は、シリコン酸化膜７ｂに設けられた
開口部を介して、それぞれ電極１１に接続させる。Ｐ型
埋込層３がＰ型拡散層８と接続されることにより、コレ
クタ電流を低抵抗で半導体装置の外部へ引き出すことが
できる。
を参照すると、上述の従来の縦型ＰＮＰバイポーラ半導
体装置は、Ｐ型半導体基板１表面の所定領域には燐の導
入による低濃度のＮ型埋込層２が設けられ、Ｎ型埋込層
２に外包された姿態を有してコレクタとして機能するＰ
型埋込層３が設けられている。このような姿態を得るた
めに、このＮ型埋込層２は縦型ＮＰＮバイポーラ半導体
装置のＮ型埋込層と同時に形成することはできず、この
Ｎ型埋込層２の形成には１０００℃以上の高温で数時間
の熱処理が行なわれる。Ｐ型半導体基板１上には所望の
膜厚のＮ型エピタキシャル層５が設けられ、Ｎ型エピタ
キシャル層５の表面，上にはシリコン酸化膜７ａ，７ｂ
が設けられ、シリコン酸化膜７ａの直下にはＰ型半導体
基板１の表面に達するＰ型のチャネルストッパー６が設
けられている。さらにＮ型エピタキシャル層５表面には
ベースとなるＮ型拡散層９，Ｎ型拡散層９に外包された
エミッタとなるＰ型拡散層１０が設けられ、Ｐ型埋込層
３に達するＰ型拡散層８が設けられている。これらの拡
散層８，９，１０は、シリコン酸化膜７ｂに設けられた
開口部を介して、それぞれ電極１１に接続させる。Ｐ型
埋込層３がＰ型拡散層８と接続されることにより、コレ
クタ電流を低抵抗で半導体装置の外部へ引き出すことが
できる。
【０００４】上記Ｎ型埋込層２，Ｐ型埋込層３によりこ
の縦型ＰＮＰバイポーラ半導体装置はＰ型半導体基板１
と電気的に分離され、上記チャネルストッパー６，シリ
コン酸化膜７ａにより他の半導体装置と電気的に分離さ
れる。Ｎ型埋込層２とＰ型埋込層３との間のＰＮ接合耐
圧は、この縦型ＰＮＰバイポーラ半導体装置のベース
（Ｎ型拡散層９）開放時のエミッタ（Ｐ型拡散層１０）
−コレクタ間耐圧に相当する値でなければならない。し
たがって、エミッタ−コレクタ間耐圧の順方向の電流増
幅率とは反比例の関係にあることから、Ｐ型埋込層３が
エミッタ，Ｎ型埋込層２がベース，Ｐ型半導体基板１が
コレクタとなる寄生ＰＮＰバイポーラトランジスタの順
方向の電流増幅率をできるだけ小さくなるように設計す
ることが必要である。
の縦型ＰＮＰバイポーラ半導体装置はＰ型半導体基板１
と電気的に分離され、上記チャネルストッパー６，シリ
コン酸化膜７ａにより他の半導体装置と電気的に分離さ
れる。Ｎ型埋込層２とＰ型埋込層３との間のＰＮ接合耐
圧は、この縦型ＰＮＰバイポーラ半導体装置のベース
（Ｎ型拡散層９）開放時のエミッタ（Ｐ型拡散層１０）
−コレクタ間耐圧に相当する値でなければならない。し
たがって、エミッタ−コレクタ間耐圧の順方向の電流増
幅率とは反比例の関係にあることから、Ｐ型埋込層３が
エミッタ，Ｎ型埋込層２がベース，Ｐ型半導体基板１が
コレクタとなる寄生ＰＮＰバイポーラトランジスタの順
方向の電流増幅率をできるだけ小さくなるように設計す
ることが必要である。
【０００５】
【発明が解決しようとする課題】上述の従来の縦型ＰＮ
Ｐバイポーラ半導体装置では、製造に必要な熱処理に応
じて、Ｐ型埋込層３に対するＮ型埋込層２のオーバーラ
ップ寸法を見込んで設計する必要がある。なぜならば、
Ｐ型埋込層３がエミッタ，Ｎ型埋込層２がベース，Ｐ型
半導体基板１がコレクタとなる寄生ＰＮＰバイポーラト
ランジスタにおいて、このオーバーラップ寸法が小さい
と、Ｐ型埋込層３の側面方向でこの寄生トランジスタの
ベース領域となるＮ型埋込層２の幅が狭くなり、順方向
の電流増幅率が著しく増大し、この寄生トランジスタの
エミッタ−コレクタ間耐圧が低下する。したがって、Ｐ
型埋込層３に対するＮ型埋込層２のオーバーラップ寸法
を縮小することは不可能となり、半導体装置の素子寸法
縮小の妨げとなるという問題点がある。
Ｐバイポーラ半導体装置では、製造に必要な熱処理に応
じて、Ｐ型埋込層３に対するＮ型埋込層２のオーバーラ
ップ寸法を見込んで設計する必要がある。なぜならば、
Ｐ型埋込層３がエミッタ，Ｎ型埋込層２がベース，Ｐ型
半導体基板１がコレクタとなる寄生ＰＮＰバイポーラト
ランジスタにおいて、このオーバーラップ寸法が小さい
と、Ｐ型埋込層３の側面方向でこの寄生トランジスタの
ベース領域となるＮ型埋込層２の幅が狭くなり、順方向
の電流増幅率が著しく増大し、この寄生トランジスタの
エミッタ−コレクタ間耐圧が低下する。したがって、Ｐ
型埋込層３に対するＮ型埋込層２のオーバーラップ寸法
を縮小することは不可能となり、半導体装置の素子寸法
縮小の妨げとなるという問題点がある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
一導電型の半導体基板上に設けられた逆導電型のエピタ
キシャル層と、このエピタキシャル層の表面に設けられ
た逆導電型の第１の拡散層と、第１の拡散層に外包さ
れ，かつこのエピタキシャル層の表面に設けられた一導
電型の第２の拡散層と、半導体基板の表面に設けられた
逆導電型の第１の埋込層と、第１の埋込層に外包され，
かつ半導体基板の表面に設けられた一導電型の第２の埋
込層と、このエピタクシャル層の表面に設けられ，かつ
第２の埋込層と接続する一導電型の第３の拡散層とを有
し、さらに、第１の埋込層の不純物濃度より高い不純物
濃度を有して，第１の埋込層の周囲において第１の埋込
層と接続し，かつ第１の埋込層の周囲に沿って半導体基
板の表面に設けられた逆導電型の第３の埋込層を有して
いる。
一導電型の半導体基板上に設けられた逆導電型のエピタ
キシャル層と、このエピタキシャル層の表面に設けられ
た逆導電型の第１の拡散層と、第１の拡散層に外包さ
れ，かつこのエピタキシャル層の表面に設けられた一導
電型の第２の拡散層と、半導体基板の表面に設けられた
逆導電型の第１の埋込層と、第１の埋込層に外包され，
かつ半導体基板の表面に設けられた一導電型の第２の埋
込層と、このエピタクシャル層の表面に設けられ，かつ
第２の埋込層と接続する一導電型の第３の拡散層とを有
し、さらに、第１の埋込層の不純物濃度より高い不純物
濃度を有して，第１の埋込層の周囲において第１の埋込
層と接続し，かつ第１の埋込層の周囲に沿って半導体基
板の表面に設けられた逆導電型の第３の埋込層を有して
いる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】縦型ＰＮＰバイポーラ半導体装置と縦型Ｎ
ＰＮバイポーラ半導体装置とが同一半導体基板に形成さ
れる場合の縦型ＰＮＰバイポーラ半導体装置の断面図で
ある図１の参照すると、本発明の一実施例は、Ｐ型半導
体基板１表面の所定領域には低濃度のＮ型埋込層２（第
１の埋込層）が設けられ、Ｎ型埋込層２に外包された姿
態を有してコレクタとして機能するＰ型埋込層３（第２
の埋込層）が設けられている。さらに、Ｐ型埋込層３の
側面周囲を囲み，Ｎ型埋込層２の周囲においてこれと接
続し，かつＮ型埋込層２の周囲に沿った姿態を有して、
Ｎ型埋込層２より不純物濃度の高い第２Ｎ型埋込層４
（第３の埋込層）が設けられている。
ＰＮバイポーラ半導体装置とが同一半導体基板に形成さ
れる場合の縦型ＰＮＰバイポーラ半導体装置の断面図で
ある図１の参照すると、本発明の一実施例は、Ｐ型半導
体基板１表面の所定領域には低濃度のＮ型埋込層２（第
１の埋込層）が設けられ、Ｎ型埋込層２に外包された姿
態を有してコレクタとして機能するＰ型埋込層３（第２
の埋込層）が設けられている。さらに、Ｐ型埋込層３の
側面周囲を囲み，Ｎ型埋込層２の周囲においてこれと接
続し，かつＮ型埋込層２の周囲に沿った姿態を有して、
Ｎ型埋込層２より不純物濃度の高い第２Ｎ型埋込層４
（第３の埋込層）が設けられている。
【０００９】Ｐ型半導体基板１上には所望の膜厚のＮ型
エピタキシャル層５が設けられ、Ｎ型エピタキシャル層
５の表面，上にはシリコン酸化膜７ａ，７ｂが設けら
れ、シリコン酸化膜７ａの直下にはＰ型半導体基板１の
表面に達するＰ型のチャネルストッパー６が設けられて
いる。さらにＮ型エピタキシャル層５表面にはベースと
なるＮ型拡散層９（第１の拡散層），Ｎ型拡散層９に外
包されたエミッタとなるＰ型拡散層１０（第２の拡散
層）が設けられ、Ｐ型埋込層３に達するＰ型拡散層８
（第３の拡散層）が設けられている。これらの拡散層
８，９，１０は、シリコン酸化膜７ｂに設けられた開口
部を介して、それぞれ電極１１に接続させる。Ｐ型埋込
層３がと接続されることにより、コレクタ電流を低抵抗
で半導体装置の外部へ引き出すことができる。
エピタキシャル層５が設けられ、Ｎ型エピタキシャル層
５の表面，上にはシリコン酸化膜７ａ，７ｂが設けら
れ、シリコン酸化膜７ａの直下にはＰ型半導体基板１の
表面に達するＰ型のチャネルストッパー６が設けられて
いる。さらにＮ型エピタキシャル層５表面にはベースと
なるＮ型拡散層９（第１の拡散層），Ｎ型拡散層９に外
包されたエミッタとなるＰ型拡散層１０（第２の拡散
層）が設けられ、Ｐ型埋込層３に達するＰ型拡散層８
（第３の拡散層）が設けられている。これらの拡散層
８，９，１０は、シリコン酸化膜７ｂに設けられた開口
部を介して、それぞれ電極１１に接続させる。Ｐ型埋込
層３がと接続されることにより、コレクタ電流を低抵抗
で半導体装置の外部へ引き出すことができる。
【００１０】上記Ｎ型埋込層２，Ｐ型埋込層３によりこ
の縦型ＰＮＰバイポーラ半導体装置はＰ型半導体基板１
の電気的に分離され、上記チャネルストッパー６，シリ
コン酸化膜７ａにより他の半導体装置と電気的に分離さ
れる。
の縦型ＰＮＰバイポーラ半導体装置はＰ型半導体基板１
の電気的に分離され、上記チャネルストッパー６，シリ
コン酸化膜７ａにより他の半導体装置と電気的に分離さ
れる。
【００１１】上述のような姿態を得るために、他の埋込
層２，３の形成に先だってＮ型埋込層２を形成する。Ｎ
型埋込層２の形成には、不純物として拡散係数の大きな
燐が導入され，１０００℃以上の高温で数時間の熱処理
が行なわれる。一方、第２Ｎ型埋込層４は、Ｎ型埋込層
２を形成した後に形成され、砒素もしくはアンチモン等
の拡散係数の小さな不純物を導入し、９００〜１０００
℃程度で１時間以内の熱処理により形成される。この第
２Ｎ型埋込層４の形成は、縦型ＮＰＮバイポーラ半導体
装置のＮ型埋込層と同時に形成してもよい。
層２，３の形成に先だってＮ型埋込層２を形成する。Ｎ
型埋込層２の形成には、不純物として拡散係数の大きな
燐が導入され，１０００℃以上の高温で数時間の熱処理
が行なわれる。一方、第２Ｎ型埋込層４は、Ｎ型埋込層
２を形成した後に形成され、砒素もしくはアンチモン等
の拡散係数の小さな不純物を導入し、９００〜１０００
℃程度で１時間以内の熱処理により形成される。この第
２Ｎ型埋込層４の形成は、縦型ＮＰＮバイポーラ半導体
装置のＮ型埋込層と同時に形成してもよい。
【００１２】
【発明の効果】以上説明したように本発明は、縦型ＰＮ
Ｐバイポーラ半導体装置の埋込層の構造において、高濃
度の第２のＮ型埋込層によってＰ型埋込層の周囲を囲む
構造としている。このため、このＰ型埋込層を形成する
前に形成する第１のＮ型埋込層のＰ型埋込層に対する側
面方向のオーバーラップ寸法を縮小しても、Ｐ型埋込層
がエミッタ，第１のＮ型埋込層がベース，Ｐ型半導体基
板がコレクタとなる寄生バイポーラトランジスタにおい
て、Ｐ型埋込層の側面方向でのベースの不純物濃度が高
くなり、順方向の電流増幅率は大きくならず、Ｐ型埋込
層とＰ型半導体基板との間の（エミッタ−コレクタ）耐
圧を下ることなく、Ｐ型埋込層に対する第１のＮ型埋込
層のオーバーラップ寸法を縮小することができ、縦型Ｐ
ＮＰバイポーラ半導体装置の素子寸法を縮小することが
可能となる。
Ｐバイポーラ半導体装置の埋込層の構造において、高濃
度の第２のＮ型埋込層によってＰ型埋込層の周囲を囲む
構造としている。このため、このＰ型埋込層を形成する
前に形成する第１のＮ型埋込層のＰ型埋込層に対する側
面方向のオーバーラップ寸法を縮小しても、Ｐ型埋込層
がエミッタ，第１のＮ型埋込層がベース，Ｐ型半導体基
板がコレクタとなる寄生バイポーラトランジスタにおい
て、Ｐ型埋込層の側面方向でのベースの不純物濃度が高
くなり、順方向の電流増幅率は大きくならず、Ｐ型埋込
層とＰ型半導体基板との間の（エミッタ−コレクタ）耐
圧を下ることなく、Ｐ型埋込層に対する第１のＮ型埋込
層のオーバーラップ寸法を縮小することができ、縦型Ｐ
ＮＰバイポーラ半導体装置の素子寸法を縮小することが
可能となる。
【図１】本発明の一実施例を説明するための断面図であ
る。
る。
【図２】従来の縦型ＰＮＰバイポーラ半導体装置を説明
するための断面図である。
するための断面図である。
１ Ｐ型半導体基板 ２ Ｎ型埋込層 ３ Ｐ型埋込層 ４ 第２Ｎ型埋込層 ５ Ｎ型エピタキシャル層 ６ チャネルストッパー ７ａ，７ｂ シリコン酸化膜 ８ Ｐ型拡散層 ９ Ｎ型拡散層（ベース） １０ Ｐ型拡散層（エミッタ） １１ 電極
Claims (1)
- 【請求項１】 一導電型の半導体基板上に設けられた逆
導電型のエピタキシャル層と、前記エピタキシャル層の
表面に設けられた逆導電型の第１の拡散層と、前記第１
の拡散層に外包され，かつ前記エピタキシャル層の表面
に設けられた一導電型の第２の拡散層と、前記半導体基
板の表面に設けられた逆導電型の第１の埋込層と、前記
第１の埋込層に外包され，かつ前記半導体基板の表面に
設けられた一導電型の第２の埋込層と、前記エピタクシ
ャル層の表面に設けられ，かつ前記第２の埋込層と接続
する一導電型の第３の拡散層とを有することと、 さらに、前記第１の埋込層の不純物濃度より高い不純物
濃度を有して，前記第１の埋込層の周囲において前記第
１の埋込層と接続し，かつ前記第１の埋込層の周囲に沿
って前記半導体基板の表面に設けられた逆導電型の第３
の埋込層を有することと、を併せて特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13644492A JPH0661338A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13644492A JPH0661338A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661338A true JPH0661338A (ja) | 1994-03-04 |
Family
ID=15175262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13644492A Withdrawn JPH0661338A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661338A (ja) |
-
1992
- 1992-05-28 JP JP13644492A patent/JPH0661338A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4826780A (en) | Method of making bipolar transistors | |
| KR100208632B1 (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| JPH0324791B2 (ja) | ||
| US4884116A (en) | Double diffused mosfet with potential biases | |
| KR940008566B1 (ko) | 반도체장치의 제조방법 | |
| US5059547A (en) | Method of manufacturing double diffused mosfet with potential biases | |
| JP2004031576A (ja) | 半導体集積回路装置 | |
| JP2989113B2 (ja) | 半導体装置およびその製法 | |
| JPS61245573A (ja) | 半導体装置 | |
| JPH0661338A (ja) | 半導体装置 | |
| JP3104747B2 (ja) | 半導体装置の製造方法 | |
| JP3438359B2 (ja) | 半導体装置 | |
| JPS644349B2 (ja) | ||
| JPH0521442A (ja) | 半導体装置 | |
| EP0851487A1 (en) | Antimony-phosphor buried layer for a MOs FET or like semiconductor device, and method of fabrication | |
| JPS6140140B2 (ja) | ||
| JP3089755B2 (ja) | 半導体集積回路装置 | |
| JPS58107645A (ja) | 半導体装置の製法 | |
| JPS6031105B2 (ja) | 半導体装置 | |
| JPS6084873A (ja) | 半導体装置 | |
| JPH0235470B2 (ja) | ||
| JPS58212171A (ja) | 半導体装置 | |
| JPH0222545B2 (ja) | ||
| JPH0575035A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH02232929A (ja) | 埋込層を備えた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |