JPH0243346B2 - - Google Patents
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- Publication number
- JPH0243346B2 JPH0243346B2 JP55114168A JP11416880A JPH0243346B2 JP H0243346 B2 JPH0243346 B2 JP H0243346B2 JP 55114168 A JP55114168 A JP 55114168A JP 11416880 A JP11416880 A JP 11416880A JP H0243346 B2 JPH0243346 B2 JP H0243346B2
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- JP
- Japan
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- junction
- region
- semiconductor
- mos
- junction diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置に関し、負荷抵
抗とトランジスタを直列に結線する様に配したイ
ンバータ回路を構成することを特徴とする集積回
路を対象とする。
抗とトランジスタを直列に結線する様に配したイ
ンバータ回路を構成することを特徴とする集積回
路を対象とする。
従来、半導体集積回路装置の基本要素であるイ
ンバータ回路の負荷抵抗体としては、MOS型半
導体集積回路装置を例にとると、第１図ａに示す
如く、Ｐ型半導体基板１にソース領域２、ドレイ
ン領域３を形成するためにN+型の拡散層が２個
形成されている。また、前記ソース領域２、ドレ
イン領域３の間には、酸化膜４を介して多結晶シ
リコン・ゲート５が形成されている。これらソー
ス・ゲート・ドレイン領域はフイールド酸化膜６
に囲繞された領域内に形成される。インバータの
負荷抵抗体８は、多結晶シリコンに導電決定不純
物元素をイオン打込みして形成され、層間絶縁膜
としての誘電体膜７を介してコンタクト孔を通し
アルミニウム配線９が形成される。第１図ｂは、
前記半導体回路装置の回路図を、符号を用いて示
したインバータ回路図である。
ンバータ回路の負荷抵抗体としては、MOS型半
導体集積回路装置を例にとると、第１図ａに示す
如く、Ｐ型半導体基板１にソース領域２、ドレイ
ン領域３を形成するためにN+型の拡散層が２個
形成されている。また、前記ソース領域２、ドレ
イン領域３の間には、酸化膜４を介して多結晶シ
リコン・ゲート５が形成されている。これらソー
ス・ゲート・ドレイン領域はフイールド酸化膜６
に囲繞された領域内に形成される。インバータの
負荷抵抗体８は、多結晶シリコンに導電決定不純
物元素をイオン打込みして形成され、層間絶縁膜
としての誘電体膜７を介してコンタクト孔を通し
アルミニウム配線９が形成される。第１図ｂは、
前記半導体回路装置の回路図を、符号を用いて示
したインバータ回路図である。
この他、負荷抵抗体としてMOS型電荷効果素
子そのものを抵抗体として用いたインバータ回
路、基板半導体材料に導電決定不純物を拡散ある
いはイオン打込みして形成した、いわゆる拡散層
抵抗体を用いたインバータ回路などがあるが、前
記方式と同様に、いずれも基板平面に平行に横方
向に形成されるため抵抗体の占有面積が大とな
り、集積度が向上しないという欠点があつた。
子そのものを抵抗体として用いたインバータ回
路、基板半導体材料に導電決定不純物を拡散ある
いはイオン打込みして形成した、いわゆる拡散層
抵抗体を用いたインバータ回路などがあるが、前
記方式と同様に、いずれも基板平面に平行に横方
向に形成されるため抵抗体の占有面積が大とな
り、集積度が向上しないという欠点があつた。
そこで、半導体装置の構成要素であるｐ−ｎ接
合領域の逆方向あるいは順方向の耐圧特性におけ
る低電圧レベルの接合電流リークが小なることを
利用して、高抵抗の負荷抵抗としてこれを用いる
ならば、上記欠点は除けるものと思い、以下の発
明を考え出した。
合領域の逆方向あるいは順方向の耐圧特性におけ
る低電圧レベルの接合電流リークが小なることを
利用して、高抵抗の負荷抵抗としてこれを用いる
ならば、上記欠点は除けるものと思い、以下の発
明を考え出した。
このような目的を達成するために、半導体・絶
縁膜・制御電極を具備し、前記半導体にはｐ−ｎ
接合ダイオードを実質的にトランジスタと直列に
配したもので、以下、実施例を用いて説明する。
縁膜・制御電極を具備し、前記半導体にはｐ−ｎ
接合ダイオードを実質的にトランジスタと直列に
配したもので、以下、実施例を用いて説明する。
第２図ａは、本発明によるMOS型集積回路装
置におけるインバータ回路構成の実施例を示す。
同図において、Ｐ型半導体基板１０にＮ型の拡散
層を２個形成して、ソース領域１１とドレイン領
域１２とが形成されている。そしてソース領域と
接してＰ型の接合領域１３が形成され、Ｐ−Ｎダ
イオード接合が形成されている。そして、半導体
基体上面にはゲート酸化膜１４が形成され、その
上にゲート電極１５が多結晶シリコンで形成され
ている。これらゲート領域１４，１５、ｐ−ｎ接
合領域１３、ソース領域１１、ドレイン領域１２
はフイールド酸化膜１６によつて囲繞されてい
る。さらに、層間絶縁膜としての誘電体膜１７を
介してコンタクト孔を通しアルミニウム配線１８
が行なわれている。第２図ｂは、前記半導体回路
装置の回路図を符号を用いて示したインバータ回
路図である。
置におけるインバータ回路構成の実施例を示す。
同図において、Ｐ型半導体基板１０にＮ型の拡散
層を２個形成して、ソース領域１１とドレイン領
域１２とが形成されている。そしてソース領域と
接してＰ型の接合領域１３が形成され、Ｐ−Ｎダ
イオード接合が形成されている。そして、半導体
基体上面にはゲート酸化膜１４が形成され、その
上にゲート電極１５が多結晶シリコンで形成され
ている。これらゲート領域１４，１５、ｐ−ｎ接
合領域１３、ソース領域１１、ドレイン領域１２
はフイールド酸化膜１６によつて囲繞されてい
る。さらに、層間絶縁膜としての誘電体膜１７を
介してコンタクト孔を通しアルミニウム配線１８
が行なわれている。第２図ｂは、前記半導体回路
装置の回路図を符号を用いて示したインバータ回
路図である。
このように、ｐ−ｎ接合ダイオードを負荷抵抗
体とすることにより、1015オーム程度の高抵抗の
負荷抵抗体が容易に形成され、且つ、その占める
面積が小となるため、集積度の高い集積回路を形
成することができる。この様な高抵抗負荷を用い
たインバータ回路では、サブミクロン加工で形成
された微小寸法集積回路の場合、特に有効であ
り、低消費電力で且つ高速の集積回路を構成でき
る。
体とすることにより、1015オーム程度の高抵抗の
負荷抵抗体が容易に形成され、且つ、その占める
面積が小となるため、集積度の高い集積回路を形
成することができる。この様な高抵抗負荷を用い
たインバータ回路では、サブミクロン加工で形成
された微小寸法集積回路の場合、特に有効であ
り、低消費電力で且つ高速の集積回路を構成でき
る。
本実施例では、ｐ−ｎ接合の逆方向耐圧特性に
おける低電圧レベルのリーク電流特性を負荷抵抗
体として利用することを示したが、ｐ−ｎ接合の
順方向特性を、例えばツエナー・ダイオードを直
列に配して耐圧を上げたり、ｐ−ｎ接合ダイオー
ドを逆方向と順方向に直列に配して負荷抵抗体と
して用いることもできる。
おける低電圧レベルのリーク電流特性を負荷抵抗
体として利用することを示したが、ｐ−ｎ接合の
順方向特性を、例えばツエナー・ダイオードを直
列に配して耐圧を上げたり、ｐ−ｎ接合ダイオー
ドを逆方向と順方向に直列に配して負荷抵抗体と
して用いることもできる。
また、本実施例では、ソース領域にｐ−ｎ接合
ダイオードを形成したが、基板とソース間もｐ−
ｎ接合ダイオードを形成しており、基板を電源と
してインバータ構成することもでき、この構成は
相補型MOSトランジスタの如き一つの基板内に
Ｐ型領域とＮ型領域を形成し、その領域内にＮチ
ヤネルMOSトランジスタとＰチヤネルMOSトラ
ンジスタを各々形成する場合にも、各領域を電源
として用いることにより高集積化を計ることもで
きる。また、ｐ−ｎ接合は半導体基板のみなら
ず、半導体基板表面に形成された誘電体膜上の半
導体膜に形成されても良い。
ダイオードを形成したが、基板とソース間もｐ−
ｎ接合ダイオードを形成しており、基板を電源と
してインバータ構成することもでき、この構成は
相補型MOSトランジスタの如き一つの基板内に
Ｐ型領域とＮ型領域を形成し、その領域内にＮチ
ヤネルMOSトランジスタとＰチヤネルMOSトラ
ンジスタを各々形成する場合にも、各領域を電源
として用いることにより高集積化を計ることもで
きる。また、ｐ−ｎ接合は半導体基板のみなら
ず、半導体基板表面に形成された誘電体膜上の半
導体膜に形成されても良い。
以上のような構成とすることにより以下のよう
な効果を得ることができる。
な効果を得ることができる。
すなわち、
(a) 従来、MOS型半導体装置の基本要素である
インバータ回路の負荷抵抗体は、基板中に低濃
度不純物を導入して形成した拡散層を用いる
か、基板上に形成した多結晶シリコン層に導電
型決定不純物を導入して高抵抗体を形成するの
が一般的であつたが、このような構造で負荷抵
抗体を形成する場合、十分な抵抗値を得るため
には抵抗を長く形成しなければならず、負荷抵
抗体自身の占有面積が大きくなり、集積度が上
がらないという欠点があつた。
インバータ回路の負荷抵抗体は、基板中に低濃
度不純物を導入して形成した拡散層を用いる
か、基板上に形成した多結晶シリコン層に導電
型決定不純物を導入して高抵抗体を形成するの
が一般的であつたが、このような構造で負荷抵
抗体を形成する場合、十分な抵抗値を得るため
には抵抗を長く形成しなければならず、負荷抵
抗体自身の占有面積が大きくなり、集積度が上
がらないという欠点があつた。
これは、インバータ回路を多数備えた
SRAM等の大規模集積回路においては顕著で
あり、高集積化を果たすためには負荷抵抗体の
占有面積の縮小が急務であつた。
SRAM等の大規模集積回路においては顕著で
あり、高集積化を果たすためには負荷抵抗体の
占有面積の縮小が急務であつた。
しかし、本願発明では上述のようにMOS型
電界効果トランジスタの一方の拡散電極内に
pn接合ダイオードを形成し、その接合リーク
電流を利用して負荷抵抗とするものであるので
小面積で高抵抗の負荷抵抗が得られる。
電界効果トランジスタの一方の拡散電極内に
pn接合ダイオードを形成し、その接合リーク
電流を利用して負荷抵抗とするものであるので
小面積で高抵抗の負荷抵抗が得られる。
特に、MOS型半導体装置においては、ソー
スおよびドレインを構成する拡散電極の拡散層
中に高抵抗素子が形成できるので、実質的に従
来のMOS型電界効果トランジスタ一個分の大
きさでインバータが形成できる。
スおよびドレインを構成する拡散電極の拡散層
中に高抵抗素子が形成できるので、実質的に従
来のMOS型電界効果トランジスタ一個分の大
きさでインバータが形成できる。
(b) pn接合領域の順方向または、逆方向の耐圧
特性、すなわち、低電圧レベルの接合リーク電
流がわずかであることを利用するので非常に抵
抗の大きい、安定した負荷抵抗が得られる (c) 本願発明の負荷抵抗体は半導体装置の基本構
成要素であるpn接合を利用するので、従来の
プロセス技術になんら変更を加えることなく、
容易に高抵抗体を得ることができる。
特性、すなわち、低電圧レベルの接合リーク電
流がわずかであることを利用するので非常に抵
抗の大きい、安定した負荷抵抗が得られる (c) 本願発明の負荷抵抗体は半導体装置の基本構
成要素であるpn接合を利用するので、従来の
プロセス技術になんら変更を加えることなく、
容易に高抵抗体を得ることができる。
第１図ａは、従来のMOS型集積回路装置の一
例を示す断面構成図、第１図ｂは、そのインバー
タ回路図、第２図ａは、本発明によるMOS型集
積回路装置の一例を示す断面構成図、第２図ｂは
そのインバータ回路図である。 １，１０……半導体基板、２，１１……ソース
領域、３，１２……ドレイン領域、４，１４……
酸化膜、５，１５……ゲート金属、６，１６……
フイールド酸化膜、７，１７……層間絶縁膜、
９，１８……アルミニウム配線、８……多結晶シ
リコン抵抗領域、１３……ｐ−ｎ接合領域。
例を示す断面構成図、第１図ｂは、そのインバー
タ回路図、第２図ａは、本発明によるMOS型集
積回路装置の一例を示す断面構成図、第２図ｂは
そのインバータ回路図である。 １，１０……半導体基板、２，１１……ソース
領域、３，１２……ドレイン領域、４，１４……
酸化膜、５，１５……ゲート金属、６，１６……
フイールド酸化膜、７，１７……層間絶縁膜、
９，１８……アルミニウム配線、８……多結晶シ
リコン抵抗領域、１３……ｐ−ｎ接合領域。
Claims (1)
- １ 基板中に形成されたMOS型電界効果トラン
ジスタと、前記MOS型電界効果トランジスタの
ソース及びドレインを形成する拡散電極の一方に
前記拡散電極と反対導電型の不純物を導入するこ
とによつて形成されたｐ−ｎ接合ダイオードとが
直列に接続されるとともに、前記ｐ−ｎ接合ダイ
オードのリーク電流を用いて負荷抵抗を形成し、
かつ前記ｐ−ｎ接合ダイオードが接続される前記
拡散電極から出力を取り出して負荷抵抗型インバ
ータ回路を構成したことを特徴とするMOS型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11416880A JPS5737869A (en) | 1980-08-20 | 1980-08-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11416880A JPS5737869A (en) | 1980-08-20 | 1980-08-20 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5737869A JPS5737869A (en) | 1982-03-02 |
| JPH0243346B2 true JPH0243346B2 (ja) | 1990-09-28 |
Family
ID=14630867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11416880A Granted JPS5737869A (en) | 1980-08-20 | 1980-08-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5737869A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185684A (en) * | 1975-01-27 | 1976-07-27 | Nippon Telegraph & Telephone | Shusekikafukugososhi |
-
1980
- 1980-08-20 JP JP11416880A patent/JPS5737869A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5737869A (en) | 1982-03-02 |
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