JP2001110818A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 238000003746 solid phase reaction Methods 0.000 claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 150000001875 compounds Chemical class 0.000 claims abstract description 28
- 238000006243 chemical reaction Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 107
- 238000005530 etching Methods 0.000 claims description 8
- 238000010671 solid-state reaction Methods 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000012071 phase Substances 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 78
- 238000010438 heat treatment Methods 0.000 abstract description 42
- 238000005468 ion implantation Methods 0.000 abstract description 35
- 230000000694 effects Effects 0.000 abstract description 16
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000007261 regionalization Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 168
- 229920002120 photoresistant polymer Polymers 0.000 description 96
- 239000010936 titanium Substances 0.000 description 71
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 48
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 28
- 238000000206 photolithography Methods 0.000 description 27
- 238000001312 dry etching Methods 0.000 description 26
- 239000007772 electrode material Substances 0.000 description 23
- 239000007789 gas Substances 0.000 description 17
- 229910045601 alloy Inorganic materials 0.000 description 16
- 239000000956 alloy Substances 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000000137 annealing Methods 0.000 description 15
- 238000001039 wet etching Methods 0.000 description 15
- 238000004380 ashing Methods 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 13
- 239000004020 conductor Substances 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 11
- 238000007740 vapor deposition Methods 0.000 description 11
- 239000000969 carrier Substances 0.000 description 10
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 10
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 9
- 230000001939 inductive effect Effects 0.000 description 9
- 239000007769 metal material Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 4
- 239000011259 mixed solution Substances 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 101000777471 Homo sapiens C-C motif chemokine 4 Proteins 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/66863—Lateral single gate transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Abstract
(57)【要約】
【課題】 化合物半導体を用いた半導体装置において、
イオン注入を用いることなく極めて容易にソース／ドレ
イン（の少なくとも一方）を浅い接合深さに形成し、ゲ
ート長を短縮して素子の微細化を図る際にショートチャ
ネル効果の発生を抑止するデバイス特性に優れた半導体
装置を実現する。 【解決手段】 チャネル層２を有する化合物半導体基板
であるＧａＡｓ基板１上に矩形状のゲート電極３をパタ
ーン形成する。続いて、所定金属（例えばＴｉ膜１１）
を蒸着し、熱処理によりゲート電極３に対して自己整合
的にソース／ドレインとなる固相反応層４を形成し（図
１（ａ））、未反応のＴｉ膜１１を除去する。
イオン注入を用いることなく極めて容易にソース／ドレ
イン（の少なくとも一方）を浅い接合深さに形成し、ゲ
ート長を短縮して素子の微細化を図る際にショートチャ
ネル効果の発生を抑止するデバイス特性に優れた半導体
装置を実現する。 【解決手段】 チャネル層２を有する化合物半導体基板
であるＧａＡｓ基板１上に矩形状のゲート電極３をパタ
ーン形成する。続いて、所定金属（例えばＴｉ膜１１）
を蒸着し、熱処理によりゲート電極３に対して自己整合
的にソース／ドレインとなる固相反応層４を形成し（図
１（ａ））、未反応のＴｉ膜１１を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、化合物半導体を用いたＭＥＳＦ
ＥＴやＨＥＭＴ等に適用して好適である。
製造方法に関し、特に、化合物半導体を用いたＭＥＳＦ
ＥＴやＨＥＭＴ等に適用して好適である。
【０００２】
【従来の技術】ＧａＡｓまたはＩｎＰ等の化合物半導体
を用いた半導体装置であるＭＥＳＦＥＴやＨＥＭＴは、
高周波における増幅素子、あるいは、超高速集積回路を
構成する素子として用いられている。現在、更なる素子
動作の高速化を図るためにゲート長の短縮化が進み、そ
れに伴って、ソース抵抗の低減やショートチャネル効果
の抑制が要求される。
を用いた半導体装置であるＭＥＳＦＥＴやＨＥＭＴは、
高周波における増幅素子、あるいは、超高速集積回路を
構成する素子として用いられている。現在、更なる素子
動作の高速化を図るためにゲート長の短縮化が進み、そ
れに伴って、ソース抵抗の低減やショートチャネル効果
の抑制が要求される。
【０００３】例えば、図１９に示すように、ＧａＡｓ系
のＭＥＳＦＥＴでは、ソース／ドレインとなる導電体層
の形成にイオン注入法を用いるが、ソース抵抗の低減の
ために、ソース／ドレイン領域１０１，１０２へのイオ
ン注入に加えて、ゲート電極１０３の近傍領域に、ゲー
ト電極１０３に自己整合的に浅い注入領域１０４，１０
５を形成する方法が採られる。
のＭＥＳＦＥＴでは、ソース／ドレインとなる導電体層
の形成にイオン注入法を用いるが、ソース抵抗の低減の
ために、ソース／ドレイン領域１０１，１０２へのイオ
ン注入に加えて、ゲート電極１０３の近傍領域に、ゲー
ト電極１０３に自己整合的に浅い注入領域１０４，１０
５を形成する方法が採られる。
【０００４】
【発明が解決しようとする課題】図１９に示したＧａＡ
ｓ系のＭＥＳＦＥＴの場合、低抵抗層の形成のため、イ
オン注入後のキャリア活性化を図るためのアニール処理
に７００℃〜８００℃程度の高温処理を必要とする。そ
のため、ゲート電極１０３とＧａＡｓ基板１１１との間
で、熱拡散によるゲート特性の劣化が生じるという問題
がある。また、イオン注入法により形成される導電体層
が十分に浅くないため、ゲート長を短縮した場合、ショ
ートチャネル効果が現れ、デバイス特性が劣化するとい
う問題も無視できない。
ｓ系のＭＥＳＦＥＴの場合、低抵抗層の形成のため、イ
オン注入後のキャリア活性化を図るためのアニール処理
に７００℃〜８００℃程度の高温処理を必要とする。そ
のため、ゲート電極１０３とＧａＡｓ基板１１１との間
で、熱拡散によるゲート特性の劣化が生じるという問題
がある。また、イオン注入法により形成される導電体層
が十分に浅くないため、ゲート長を短縮した場合、ショ
ートチャネル効果が現れ、デバイス特性が劣化するとい
う問題も無視できない。
【０００５】そこで本発明は、前記課題に鑑みて、化合
物半導体を用いた半導体装置において、イオン注入を用
いることなく極めて容易にソース／ドレイン（の少なく
とも一方）を浅い接合深さに形成し、ゲート長を短縮し
て素子の微細化を図る際にショートチャネル効果の発生
を抑止してデバイス特性に優れた半導体装置及びその製
造方法を提供することを目的とする。
物半導体を用いた半導体装置において、イオン注入を用
いることなく極めて容易にソース／ドレイン（の少なく
とも一方）を浅い接合深さに形成し、ゲート長を短縮し
て素子の微細化を図る際にショートチャネル効果の発生
を抑止してデバイス特性に優れた半導体装置及びその製
造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
化合物半導体基板にゲート電極及びソース／ドレインを
有するものであって、前記ソース／ドレインの少なくと
も一方は、化合物半導体と所定金属との固相反応層とさ
れており、前記固相反応層と独立して前記ソース／ドレ
インと導通する各電極が設けられている。
化合物半導体基板にゲート電極及びソース／ドレインを
有するものであって、前記ソース／ドレインの少なくと
も一方は、化合物半導体と所定金属との固相反応層とさ
れており、前記固相反応層と独立して前記ソース／ドレ
インと導通する各電極が設けられている。
【０００７】本発明の半導体装置の一態様において、前
記所定金属は、Ｔｉ，Ｃｏ，Ｎｉ，Ｐｄ，Ｍｏから選ば
れた１種である。
記所定金属は、Ｔｉ，Ｃｏ，Ｎｉ，Ｐｄ，Ｍｏから選ば
れた１種である。
【０００８】本発明の半導体装置の製造方法は、化合物
半導体基板のチャネル層上にゲート電極をパターン形成
する工程と、前記化合物半導体基板上で前記ゲート電極
の側方部位の少なくとも一方を覆うように所定金属膜を
形成する工程と、前記化合物半導体と前記所定金属とを
固相反応させ、前記化合物半導体基板に固相反応層を形
成する工程と、未反応の前記所定金属膜を除去する工程
とを有し、ソース／ドレインの少なくとも一方を前記固
相反応層で構成する。
半導体基板のチャネル層上にゲート電極をパターン形成
する工程と、前記化合物半導体基板上で前記ゲート電極
の側方部位の少なくとも一方を覆うように所定金属膜を
形成する工程と、前記化合物半導体と前記所定金属とを
固相反応させ、前記化合物半導体基板に固相反応層を形
成する工程と、未反応の前記所定金属膜を除去する工程
とを有し、ソース／ドレインの少なくとも一方を前記固
相反応層で構成する。
【０００９】本発明の半導体装置の製造方法の一態様
は、前記ゲート電極上から前記側方部位にかけて覆うよ
うに前記所定金属膜を形成し、前記ゲート電極に対して
自己整合的に前記固相反応層を形成する。
は、前記ゲート電極上から前記側方部位にかけて覆うよ
うに前記所定金属膜を形成し、前記ゲート電極に対して
自己整合的に前記固相反応層を形成する。
【００１０】本発明の半導体装置の製造方法の一態様
は、前記所定金属膜の厚みを調節することにより、前記
固相反応層の深さを制御する。
は、前記所定金属膜の厚みを調節することにより、前記
固相反応層の深さを制御する。
【００１１】本発明の半導体装置の製造方法の一態様
は、未反応の前記所定金属膜をエッチングにより除去
し、同時に当該エッチングにより前記ゲート電極のゲー
ト長を短縮する。
は、未反応の前記所定金属膜をエッチングにより除去
し、同時に当該エッチングにより前記ゲート電極のゲー
ト長を短縮する。
【００１２】本発明の半導体装置の製造方法の一態様
は、前記所定金属膜を、前記ゲート電極の近傍部位にお
ける膜厚に比して当該近傍部位の周縁部位における膜厚
が大きくなるように形成する。
は、前記所定金属膜を、前記ゲート電極の近傍部位にお
ける膜厚に比して当該近傍部位の周縁部位における膜厚
が大きくなるように形成する。
【００１３】本発明の半導体装置の製造方法の一態様
は、前記ゲート電極の両側面を絶縁物で覆い、この状態
で前記所定金属膜を形成する。
は、前記ゲート電極の両側面を絶縁物で覆い、この状態
で前記所定金属膜を形成する。
【００１４】
【作用】本発明では、ソース及び／又はドレインとなる
導電体層の形成を、イオン注入法に替わり、化合物半導
体と所定金属とを固相反応させることにより行なう。こ
の場合、固相反応時の熱処理温度はイオン注入後のアニ
ール処理温度に比して低温で足りるため、固相反応層内
のキャリアの余分な熱拡散を抑え、極めて浅い接合を形
成することが可能となる。この接合深さは所定金属膜の
厚みを調整することで高い精度で制御され、ゲート長の
短縮化に対応して精度良く所望の接合深さにソース及び
／又はドレインを形成することができる。
導電体層の形成を、イオン注入法に替わり、化合物半導
体と所定金属とを固相反応させることにより行なう。こ
の場合、固相反応時の熱処理温度はイオン注入後のアニ
ール処理温度に比して低温で足りるため、固相反応層内
のキャリアの余分な熱拡散を抑え、極めて浅い接合を形
成することが可能となる。この接合深さは所定金属膜の
厚みを調整することで高い精度で制御され、ゲート長の
短縮化に対応して精度良く所望の接合深さにソース及び
／又はドレインを形成することができる。
【００１５】
【発明の実施の形態】以下、本発明を適用した好適な諸
実施形態について図面を参照しながら詳細に説明する。
なお便宜上、各実施形態においては、化合物半導体を用
いた半導体装置の構成をその製造方法と共に説明する。
実施形態について図面を参照しながら詳細に説明する。
なお便宜上、各実施形態においては、化合物半導体を用
いた半導体装置の構成をその製造方法と共に説明する。
【００１６】（第１の実施形態）本実施形態では、半導
体装置としてＧａＡｓ系のＭＥＳＦＥＴを例示し、初め
にその主要工程を援用した原理的説明をする。
体装置としてＧａＡｓ系のＭＥＳＦＥＴを例示し、初め
にその主要工程を援用した原理的説明をする。
【００１７】図１は、本発明を説明するための工程要所
におけるＭＥＳＦＥＴを表す要部断面図である。先ず、
チャネル層２を有する化合物半導体基板であるＧａＡｓ
基板１上に断面矩形状のゲート電極３をパターン形成
し、続いて、所定金属（例えばＴｉ膜１１）を蒸着し、
熱処理によりゲート電極３に対して自己整合的にソース
／ドレインとなる固相反応層４を形成する（図１
（ａ））。次に、未反応のＴｉ膜１１を除去する。この
とき、ゲート電極材料もエッチングされる条件で行なう
ことにより、ゲート長を短縮することが可能である。し
かる後、蒸着法及びリフトオフ法を用いて固相反応層４
と導通する各電極５，６（ソース電極５，ドレイン電極
６）を形成する（図１（ｂ））。
におけるＭＥＳＦＥＴを表す要部断面図である。先ず、
チャネル層２を有する化合物半導体基板であるＧａＡｓ
基板１上に断面矩形状のゲート電極３をパターン形成
し、続いて、所定金属（例えばＴｉ膜１１）を蒸着し、
熱処理によりゲート電極３に対して自己整合的にソース
／ドレインとなる固相反応層４を形成する（図１
（ａ））。次に、未反応のＴｉ膜１１を除去する。この
とき、ゲート電極材料もエッチングされる条件で行なう
ことにより、ゲート長を短縮することが可能である。し
かる後、蒸着法及びリフトオフ法を用いて固相反応層４
と導通する各電極５，６（ソース電極５，ドレイン電極
６）を形成する（図１（ｂ））。
【００１８】前記固相反応は、例えば、金属がチタン
（Ｔｉ）、化合物半導体がガリウム砒素（ＧａＡｓ）で
ある場合、Ｔｉ膜１１の膜厚は４ｎｍ以上を要し、固相
反応を確実に行なうことを考慮して熱処理温度を３５０
℃〜６５０℃の範囲内に規定することが好適である。こ
れは、イオン注入法に伴うアニール処理の適温である７
００℃〜８００℃に比して極めて低温である。また、熱
処理時にはＴｉ膜１１上に２０ｎｍ以上の厚みの絶縁膜
を形成するか、又は熱処理を１０-5Ｔｏｒｒ以下の高真
空中で行う必要がある。なお、前記金属としては、Ｔｉ
の代わりにＣｏ，Ｎｉ，Ｐｄ，Ｍｏから選ばれた１種と
してもよい。
（Ｔｉ）、化合物半導体がガリウム砒素（ＧａＡｓ）で
ある場合、Ｔｉ膜１１の膜厚は４ｎｍ以上を要し、固相
反応を確実に行なうことを考慮して熱処理温度を３５０
℃〜６５０℃の範囲内に規定することが好適である。こ
れは、イオン注入法に伴うアニール処理の適温である７
００℃〜８００℃に比して極めて低温である。また、熱
処理時にはＴｉ膜１１上に２０ｎｍ以上の厚みの絶縁膜
を形成するか、又は熱処理を１０-5Ｔｏｒｒ以下の高真
空中で行う必要がある。なお、前記金属としては、Ｔｉ
の代わりにＣｏ，Ｎｉ，Ｐｄ，Ｍｏから選ばれた１種と
してもよい。
【００１９】固相反応層４の厚みはＴｉ膜１１の膜厚に
依存するため、この膜厚を調節することにより制御可能
である。図２に示すように、固相反応層４の厚みはＴｉ
膜１１の膜厚に比例して増加し、シート抵抗は反比例し
て減少する。このように、固相反応からソース／ドレイ
ンを形成することにより、イオン注入法では形成困難で
ある１０ｎｍ〜３０ｎｍ程度の浅い接合深さのソース／
ドレインが実現する。
依存するため、この膜厚を調節することにより制御可能
である。図２に示すように、固相反応層４の厚みはＴｉ
膜１１の膜厚に比例して増加し、シート抵抗は反比例し
て減少する。このように、固相反応からソース／ドレイ
ンを形成することにより、イオン注入法では形成困難で
ある１０ｎｍ〜３０ｎｍ程度の浅い接合深さのソース／
ドレインが実現する。
【００２０】前記固相反応からソース／ドレインを形成
することにより、イオン注入法に比べて処理温度が低温
となり、ゲート電極からの熱拡散による劣化の無い高性
能トランジスタの作製が可能となる。また、ソース／ド
レインとなる固相反応層４を浅く制御できるため、ゲー
ト長を短縮化した場合のショートチャネル効果の抑制が
可能である。
することにより、イオン注入法に比べて処理温度が低温
となり、ゲート電極からの熱拡散による劣化の無い高性
能トランジスタの作製が可能となる。また、ソース／ド
レインとなる固相反応層４を浅く制御できるため、ゲー
ト長を短縮化した場合のショートチャネル効果の抑制が
可能である。
【００２１】以上を踏まえ、第１の実施形態の具体的態
様について説明する。図３及び図４は、本発明の第１の
実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に
示す要部断面図である。
様について説明する。図３及び図４は、本発明の第１の
実施形態のＭＥＳＦＥＴの製造方法を工程順に模式的に
示す要部断面図である。
【００２２】先ず、図３（ａ）に示すように、化合物半
導体基板としてＧａＡｓ基板１を用意し、このＧａＡｓ
基板１に対してイオン注入法によりＳｉイオンの打ち込
みを行う。イオン注入条件としては、加速エネルギーを
４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2 とする。そ
の後、活性化アニール処理を７００℃〜８５０℃の温度
で行うことによってＧａＡｓ基板１の表層にチャネル層
（ｎ層）２を形成する。
導体基板としてＧａＡｓ基板１を用意し、このＧａＡｓ
基板１に対してイオン注入法によりＳｉイオンの打ち込
みを行う。イオン注入条件としては、加速エネルギーを
４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2 とする。そ
の後、活性化アニール処理を７００℃〜８５０℃の温度
で行うことによってＧａＡｓ基板１の表層にチャネル層
（ｎ層）２を形成する。
【００２３】続いて、図３（ｂ）に示すように、ゲート
電極材料としてＷＳｉを用いて、チャネル層２上にスパ
ッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２
を堆積形成する。ここで、ゲート電極材料としては、Ｗ
Ｓｉの替わりにＡｌ，ＴｉＷＮその他の金属を用いても
よい（以下で示す各実施形態でも同様である。）。そし
て、ＷＳｉ膜１２上にフォトレジスト１３を塗布し、フ
ォトリソグラフィーによりゲート電極形成予定部位にフ
ォトレジスト１３を残す。
電極材料としてＷＳｉを用いて、チャネル層２上にスパ
ッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２
を堆積形成する。ここで、ゲート電極材料としては、Ｗ
Ｓｉの替わりにＡｌ，ＴｉＷＮその他の金属を用いても
よい（以下で示す各実施形態でも同様である。）。そし
て、ＷＳｉ膜１２上にフォトレジスト１３を塗布し、フ
ォトリソグラフィーによりゲート電極形成予定部位にフ
ォトレジスト１３を残す。
【００２４】続いて、図３（ｃ）に示すように、ＳＦ6
ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
【００２５】続いて、マスクとして用いたフォトレジス
ト１３を灰化処理等により除去した後、図３（ｄ）に示
すように、固相反応のための金属材料としてＴｉを用
い、ＷＳｉ膜１２上を含むチャネル層２上を覆うように
蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成
する。ここで、前記金属としては、Ｃｏ，Ｎｉ，Ｐｄ，
Ｍｏ等、Ｔｉ以外のものでも化合物半導体と反応して低
抵抗層を形成する金属であれば使用可能である（以下で
示す各実施形態でも同様である。）。そして、熱処理を
要する固相反応のためのキャップ層として、Ｔｉ膜１１
上に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により
膜厚２０ｎｍ程度に堆積形成する。キャップ層として
は、主に窒化膜が用いられる。その後、Ｔｉ膜１１とＧ
ａＡｓ基板１との固相反応を惹起する熱処理を行い、ソ
ース／ドレインとなる固相反応層４を形成する。処理条
件は、例えば６００℃において３０秒とする。ここで、
熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キ
ャップ層は無くても良い。
ト１３を灰化処理等により除去した後、図３（ｄ）に示
すように、固相反応のための金属材料としてＴｉを用
い、ＷＳｉ膜１２上を含むチャネル層２上を覆うように
蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成
する。ここで、前記金属としては、Ｃｏ，Ｎｉ，Ｐｄ，
Ｍｏ等、Ｔｉ以外のものでも化合物半導体と反応して低
抵抗層を形成する金属であれば使用可能である（以下で
示す各実施形態でも同様である。）。そして、熱処理を
要する固相反応のためのキャップ層として、Ｔｉ膜１１
上に例えばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により
膜厚２０ｎｍ程度に堆積形成する。キャップ層として
は、主に窒化膜が用いられる。その後、Ｔｉ膜１１とＧ
ａＡｓ基板１との固相反応を惹起する熱処理を行い、ソ
ース／ドレインとなる固相反応層４を形成する。処理条
件は、例えば６００℃において３０秒とする。ここで、
熱処理を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キ
ャップ層は無くても良い。
【００２６】続いて、図４（ａ）に示すように、ＳＦ6
ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
フッ酸系のウエットエッチング法を用いても可能であ
る。
ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
フッ酸系のウエットエッチング法を用いても可能であ
る。
【００２７】続いて、図４（ｂ）に示すように、フォト
レジスト１５を塗布し、フォトリソグラフィーによりフ
ォトレジスト１５をＧａＡｓ基板１の素子領域部分に残
す。そして、フォトレジスト１５をマスクとして素子領
域以外の固相反応層４を除去する。この場合、例えば、
緩衝フッ酸溶液によるウエットエッチングを用いて除去
工程を行なう。
レジスト１５を塗布し、フォトリソグラフィーによりフ
ォトレジスト１５をＧａＡｓ基板１の素子領域部分に残
す。そして、フォトレジスト１５をマスクとして素子領
域以外の固相反応層４を除去する。この場合、例えば、
緩衝フッ酸溶液によるウエットエッチングを用いて除去
工程を行なう。
【００２８】続いて、図４（ｃ）に示すように、マスク
として用いたフォトレジスト１５を灰化処理等により除
去した後、再度、フォトリソグラフィーを適用すること
により、オーミック電極の形成予定部位に開口１７をも
つフォトレジスト１６を形成する。
として用いたフォトレジスト１５を灰化処理等により除
去した後、再度、フォトリソグラフィーを適用すること
により、オーミック電極の形成予定部位に開口１７をも
つフォトレジスト１６を形成する。
【００２９】しかる後、図４（ｄ）に示すように、オー
ミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／
Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフ
し、アロイ法によりオーミック接触を得て、ソース／ド
レインである各固相反応層４と導通するオーミック電極
５，６（ソース電極５，ドレイン電極６）を形成する。
ここで、オーミック電極材料としてＮｉ，Ｔｉ，ＷＳ
ｉ，ＴｉＷＮ他の金属を用い、同様にオーミック接触を
得るようにしても好適である（以下で示す各実施形態で
も同様である。）。
ミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／
Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフ
し、アロイ法によりオーミック接触を得て、ソース／ド
レインである各固相反応層４と導通するオーミック電極
５，６（ソース電極５，ドレイン電極６）を形成する。
ここで、オーミック電極材料としてＮｉ，Ｔｉ，ＷＳ
ｉ，ＴｉＷＮ他の金属を用い、同様にオーミック接触を
得るようにしても好適である（以下で示す各実施形態で
も同様である。）。
【００３０】または、オーミック電極材料としてＡｕ
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
【００３１】以上説明したように、本実施形態では、Ｍ
ＥＳＦＥＴにおいて、ソース／ドレインとなる導電体層
の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固
相反応させることにより行なう。この場合、固相反応時
の熱処理温度はイオン注入後のアニール処理温度に比し
て低温で足りるため、固相反応層４内のキャリアの余分
な熱拡散を抑え、極めて浅い接合を形成することが可能
となる。この接合深さはＴｉ膜１１の厚みを調整するこ
とで高い精度で制御され、ゲート長の短縮化に対応して
精度良く所望の接合深さにソース／ドレインを形成する
ことができる。従って、ショートチャネル効果の発生を
抑止してデバイス特性に優れたトランジスタを実現する
ことができる。
ＥＳＦＥＴにおいて、ソース／ドレインとなる導電体層
の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固
相反応させることにより行なう。この場合、固相反応時
の熱処理温度はイオン注入後のアニール処理温度に比し
て低温で足りるため、固相反応層４内のキャリアの余分
な熱拡散を抑え、極めて浅い接合を形成することが可能
となる。この接合深さはＴｉ膜１１の厚みを調整するこ
とで高い精度で制御され、ゲート長の短縮化に対応して
精度良く所望の接合深さにソース／ドレインを形成する
ことができる。従って、ショートチャネル効果の発生を
抑止してデバイス特性に優れたトランジスタを実現する
ことができる。
【００３２】（第２の実施形態）本実施形態では、下地
基板としてＧａＡｓ基板上にエピタキシャル成長したヘ
テロ接合構造を用いる半導体装置であるＨＥＭＴを例示
する。なお、第１の実施形態のＭＥＳＦＥＴの構成部材
等と同様のものについては同符号を付して説明を省略す
る。
基板としてＧａＡｓ基板上にエピタキシャル成長したヘ
テロ接合構造を用いる半導体装置であるＨＥＭＴを例示
する。なお、第１の実施形態のＭＥＳＦＥＴの構成部材
等と同様のものについては同符号を付して説明を省略す
る。
【００３３】図５及び図６は、本実施形態のＨＥＭＴの
製造方法を工程順に模式的に示す要部断面図である。先
ず、図５（ａ）に示すように、例えばＭＯＣＶＤ法を適
用することにより、半絶縁性のＧａＡｓ基板２１上にｉ
−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ程度）、
ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５ｎｍ程
度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：２５ｎ
ｍ程度、ｎ型不純物濃度：２×１０18／ｃｍ3 ）、ｉ−
ＧａＡｓキャップ層２５（膜厚：１０ｎｍ程度）を順次
積層形成したヘテロ接合構造基板２６を用いる。
製造方法を工程順に模式的に示す要部断面図である。先
ず、図５（ａ）に示すように、例えばＭＯＣＶＤ法を適
用することにより、半絶縁性のＧａＡｓ基板２１上にｉ
−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ程度）、
ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５ｎｍ程
度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：２５ｎ
ｍ程度、ｎ型不純物濃度：２×１０18／ｃｍ3 ）、ｉ−
ＧａＡｓキャップ層２５（膜厚：１０ｎｍ程度）を順次
積層形成したヘテロ接合構造基板２６を用いる。
【００３４】続いて、図５（ｂ）に示すように、ゲート
電極材料としてＷＳｉを用いて、ｉ−ＧａＡｓキャップ
層２５上にスパッタリング法により膜厚４００ｎｍ程度
にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２
上にフォトレジスト１３を塗布し、フォトリソグラフィ
ーによりゲート電極形成予定部位にフォトレジスト１３
を残す。
電極材料としてＷＳｉを用いて、ｉ−ＧａＡｓキャップ
層２５上にスパッタリング法により膜厚４００ｎｍ程度
にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２
上にフォトレジスト１３を塗布し、フォトリソグラフィ
ーによりゲート電極形成予定部位にフォトレジスト１３
を残す。
【００３５】続いて、図５（ｃ）に示すように、ＳＦ6
ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
【００３６】続いて、マスクとして用いたフォトレジス
ト１３を灰化処理等により除去した後、図５（ｄ）に示
すように、固相反応のための金属材料としてＴｉを用
い、ＷＳｉ膜１２上を含むｉ−ＧａＡｓキャップ層２５
上を覆うように蒸着法により膜厚１０ｎｍ程度のＴｉ膜
１１を堆積形成する。そして、熱処理を要する固相反応
のためのキャップ層として、Ｔｉ膜１１上に例えばＳｉ
Ｎ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程
度に堆積形成する。キャップ層としては、主に窒化膜が
用いられる。その後、Ｔｉ膜１１とヘテロ接合構造基板
２６との固相反応を惹起する熱処理を行い、ソース／ド
レインとなる固相反応層２７を形成する。処理条件は、
例えば６００℃において３０秒とする。ここで、熱処理
を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ
層は無くても良い。
ト１３を灰化処理等により除去した後、図５（ｄ）に示
すように、固相反応のための金属材料としてＴｉを用
い、ＷＳｉ膜１２上を含むｉ−ＧａＡｓキャップ層２５
上を覆うように蒸着法により膜厚１０ｎｍ程度のＴｉ膜
１１を堆積形成する。そして、熱処理を要する固相反応
のためのキャップ層として、Ｔｉ膜１１上に例えばＳｉ
Ｎ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程
度に堆積形成する。キャップ層としては、主に窒化膜が
用いられる。その後、Ｔｉ膜１１とヘテロ接合構造基板
２６との固相反応を惹起する熱処理を行い、ソース／ド
レインとなる固相反応層２７を形成する。処理条件は、
例えば６００℃において３０秒とする。ここで、熱処理
を１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ
層は無くても良い。
【００３７】続いて、図６（ａ）に示すように、ＳＦ6
ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
フッ酸系のウエットエッチング法を用いても可能であ
る。
ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
フッ酸系のウエットエッチング法を用いても可能であ
る。
【００３８】続いて、図６（ｂ）に示すように、フォト
レジスト１５を塗布し、フォトリソグラフィーによりフ
ォトレジスト１５をヘテロ接合構造基板２６の素子領域
部分に残す。そして、フォトレジスト１５をマスクとし
て素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、ｎ
−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓキャッ
プ層２５を除去する。この場合、例えば、フッ酸溶液、
過酸化水素水及び水の混合溶液によるウエットエッチン
グを用いて除去工程を行なう。
レジスト１５を塗布し、フォトリソグラフィーによりフ
ォトレジスト１５をヘテロ接合構造基板２６の素子領域
部分に残す。そして、フォトレジスト１５をマスクとし
て素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、ｎ
−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓキャッ
プ層２５を除去する。この場合、例えば、フッ酸溶液、
過酸化水素水及び水の混合溶液によるウエットエッチン
グを用いて除去工程を行なう。
【００３９】続いて、図６（ｃ）に示すように、マスク
として用いたフォトレジスト１５を灰化処理等により除
去した後、再度、フォトリソグラフィーを適用すること
により、オーミック電極の形成予定部位に開口１７をも
つフォトレジスト１６を形成する。
として用いたフォトレジスト１５を灰化処理等により除
去した後、再度、フォトリソグラフィーを適用すること
により、オーミック電極の形成予定部位に開口１７をも
つフォトレジスト１６を形成する。
【００４０】しかる後、図６（ｄ）に示すように、オー
ミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／
Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフ
し、アロイ法によりオーミック接触を得て、ソース／ド
レインである各固相反応層２７と導通するオーミック電
極５，６（ソース電極５，ドレイン電極６）を形成す
る。
ミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／
Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフ
し、アロイ法によりオーミック接触を得て、ソース／ド
レインである各固相反応層２７と導通するオーミック電
極５，６（ソース電極５，ドレイン電極６）を形成す
る。
【００４１】または、オーミック電極材料としてＡｕ
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
【００４２】以上説明したように、本実施形態では、Ｈ
ＥＭＴにおいて、ソース／ドレインとなる導電体層の形
成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反
応させることにより行なう。この場合、固相反応時の熱
処理温度はイオン注入後のアニール処理温度に比して低
温で足りるため、固相反応層２７内のキャリアの余分な
熱拡散を抑え、極めて浅い接合を形成することが可能と
なる。この接合深さはＴｉ膜１１の厚みを調整すること
で高い精度で制御され、ゲート長の短縮化に対応して精
度良く所望の接合深さにソース／ドレインを形成するこ
とができる。従って、ショートチャネル効果の発生を抑
止してデバイス特性に優れたトランジスタを実現するこ
とができる。
ＥＭＴにおいて、ソース／ドレインとなる導電体層の形
成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反
応させることにより行なう。この場合、固相反応時の熱
処理温度はイオン注入後のアニール処理温度に比して低
温で足りるため、固相反応層２７内のキャリアの余分な
熱拡散を抑え、極めて浅い接合を形成することが可能と
なる。この接合深さはＴｉ膜１１の厚みを調整すること
で高い精度で制御され、ゲート長の短縮化に対応して精
度良く所望の接合深さにソース／ドレインを形成するこ
とができる。従って、ショートチャネル効果の発生を抑
止してデバイス特性に優れたトランジスタを実現するこ
とができる。
【００４３】（第３の実施形態）本実施形態では、第１
の実施形態と同様に、半導体装置としてＧａＡｓ系のＭ
ＥＳＦＥＴを例示するが、チャネル層の形成方法が異な
る点で相違する。なお、第１の実施形態のＭＥＳＦＥＴ
の構成部材等と同様のものについては同符号を付して説
明を省略する。
の実施形態と同様に、半導体装置としてＧａＡｓ系のＭ
ＥＳＦＥＴを例示するが、チャネル層の形成方法が異な
る点で相違する。なお、第１の実施形態のＭＥＳＦＥＴ
の構成部材等と同様のものについては同符号を付して説
明を省略する。
【００４４】図７及び図８は、本実施形態のＭＥＳＦＥ
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。本実施形態では、チャネル層もまた所定金属と化合
物半導体との固相反応により形成する。即ち、先ず図７
（ａ）に示すように、化合物半導体基板としてＧａＡｓ
基板１を用意し、ＧａＡｓ基板１上に固相反応のための
金属材料としてＴｉを用いて蒸着法により膜厚７ｎｍ程
度のＴｉ膜３１を堆積形成する。
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。本実施形態では、チャネル層もまた所定金属と化合
物半導体との固相反応により形成する。即ち、先ず図７
（ａ）に示すように、化合物半導体基板としてＧａＡｓ
基板１を用意し、ＧａＡｓ基板１上に固相反応のための
金属材料としてＴｉを用いて蒸着法により膜厚７ｎｍ程
度のＴｉ膜３１を堆積形成する。
【００４５】次に、熱処理を要する固相反応のためのキ
ャップ層として、Ｔｉ膜３１上に例えばＳｉＮ絶縁膜３
３をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形
成する。キャップ層としては、主に窒化膜が用いられ
る。その後、Ｔｉ膜３１とＧａＡｓ基板１との固相反応
を惹起する熱処理を行い、ＧａＡｓ基板１の表層にチャ
ネル層３２を形成する。処理条件は、例えば６００℃に
おいて３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ
以下の真空状態で行う場合、キャップ層は無くても良
い。
ャップ層として、Ｔｉ膜３１上に例えばＳｉＮ絶縁膜３
３をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形
成する。キャップ層としては、主に窒化膜が用いられ
る。その後、Ｔｉ膜３１とＧａＡｓ基板１との固相反応
を惹起する熱処理を行い、ＧａＡｓ基板１の表層にチャ
ネル層３２を形成する。処理条件は、例えば６００℃に
おいて３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ
以下の真空状態で行う場合、キャップ層は無くても良
い。
【００４６】続いて、ＳｉＮ絶縁膜３３及び未反応のＴ
ｉ膜３１をドライエッチングにより除去した後、図７
（ｂ）に示すように、ゲート電極材料としてＷＳｉを用
いて、チャネル層３２上にスパッタリング法により膜厚
４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。ここ
で、ゲート電極材料としては、ＷＳｉの替わりにＡｌ，
ＴｉＷＮその他の金属を用いてもよい。そして、ＷＳｉ
膜１２上にフォトレジスト１３を塗布し、フォトリソグ
ラフィーによりゲート電極形成予定部位にフォトレジス
ト１３を残す。
ｉ膜３１をドライエッチングにより除去した後、図７
（ｂ）に示すように、ゲート電極材料としてＷＳｉを用
いて、チャネル層３２上にスパッタリング法により膜厚
４００ｎｍ程度にＷＳｉ膜１２を堆積形成する。ここ
で、ゲート電極材料としては、ＷＳｉの替わりにＡｌ，
ＴｉＷＮその他の金属を用いてもよい。そして、ＷＳｉ
膜１２上にフォトレジスト１３を塗布し、フォトリソグ
ラフィーによりゲート電極形成予定部位にフォトレジス
ト１３を残す。
【００４７】続いて、図７（ｃ）に示すように、ＳＦ6
ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
【００４８】続いて、マスクとして用いたフォトレジス
ト１３を灰化処理等により除去した後、図７（ｄ）に示
すように、固相反応のための金属材料としてＴｉを用
い、ＷＳｉ膜１２上を含むチャネル層３２上を覆うよう
に蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形
成する。そして、熱処理を要する固相反応のためのキャ
ップ層として、Ｔｉ膜１１上に例えばＳｉＮ絶縁膜１４
をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成
する。キャップ層としては、主に窒化膜が用いられる。
その後、Ｔｉ膜１１とＧａＡｓ基板１との固相反応を惹
起する熱処理を行い、ソース／ドレインとなる固相反応
層４を形成する。処理条件は、例えば６００℃において
３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下で
行う場合、キャップ層は無くても良い。
ト１３を灰化処理等により除去した後、図７（ｄ）に示
すように、固相反応のための金属材料としてＴｉを用
い、ＷＳｉ膜１２上を含むチャネル層３２上を覆うよう
に蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形
成する。そして、熱処理を要する固相反応のためのキャ
ップ層として、Ｔｉ膜１１上に例えばＳｉＮ絶縁膜１４
をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積形成
する。キャップ層としては、主に窒化膜が用いられる。
その後、Ｔｉ膜１１とＧａＡｓ基板１との固相反応を惹
起する熱処理を行い、ソース／ドレインとなる固相反応
層４を形成する。処理条件は、例えば６００℃において
３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下で
行う場合、キャップ層は無くても良い。
【００４９】続いて、図８（ａ）に示すように、ＳＦ6
ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
フッ酸系のウエットエッチング法を用いても可能であ
る。
ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
フッ酸系のウエットエッチング法を用いても可能であ
る。
【００５０】続いて、図８（ｂ）に示すように、フォト
レジスト１５を塗布し、フォトリソグラフィーによりフ
ォトレジスト１５をＧａＡｓ基板１の素子領域部分に残
す。そして、フォトレジスト１５をマスクとして素子領
域以外の固相反応層４を除去する。この場合、例えば、
緩衝フッ酸溶液によるウエットエッチングを用いて除去
工程を行なう。
レジスト１５を塗布し、フォトリソグラフィーによりフ
ォトレジスト１５をＧａＡｓ基板１の素子領域部分に残
す。そして、フォトレジスト１５をマスクとして素子領
域以外の固相反応層４を除去する。この場合、例えば、
緩衝フッ酸溶液によるウエットエッチングを用いて除去
工程を行なう。
【００５１】続いて、図８（ｃ）に示すように、マスク
として用いたフォトレジスト１５を灰化処理等により除
去した後、再度、フォトリソグラフィーを適用すること
により、オーミック電極の形成予定部位に開口１７をも
つフォトレジスト１６を形成する。
として用いたフォトレジスト１５を灰化処理等により除
去した後、再度、フォトリソグラフィーを適用すること
により、オーミック電極の形成予定部位に開口１７をも
つフォトレジスト１６を形成する。
【００５２】しかる後、図８（ｄ）に示すように、オー
ミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／
Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフ
し、アロイ法によりオーミック接触を得て、ソース／ド
レインである各固相反応層４と導通するオーミック電極
５，６（ソース電極５，ドレイン電極６）を形成する。
ミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）／
Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオフ
し、アロイ法によりオーミック接触を得て、ソース／ド
レインである各固相反応層４と導通するオーミック電極
５，６（ソース電極５，ドレイン電極６）を形成する。
【００５３】または、オーミック電極材料としてＡｕ
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
【００５４】以上説明したように、本実施形態では、Ｍ
ＥＳＦＥＴにおいて、チャネル層の形成及びソース／ド
レインとなる導電体層の形成を、イオン注入法に替わ
り、ＧａＡｓとＴｉを固相反応させることにより行な
う。この場合、ソース／ドレインについては、固相反応
時の熱処理温度はイオン注入後のアニール処理温度に比
して低温で足りるため、固相反応層４内のキャリアの余
分な熱拡散を抑え、極めて浅い接合を形成することが可
能となる。この接合深さはＴｉ膜１１の厚みを調整する
ことで高い精度で制御され、ゲート長の短縮化に対応し
て精度良く所望の接合深さにソース／ドレインを形成す
ることができる。また、チャネル層については、同様に
固相反応時の熱処理温度がイオン注入後のアニール処理
温度に比して低温でよく、Ｔｉ膜３１の厚み調整により
チャネル層厚を高い精度で制御できる。従って、ショー
トチャネル効果の発生等を抑止してデバイス特性に優れ
たトランジスタを実現することができる。
ＥＳＦＥＴにおいて、チャネル層の形成及びソース／ド
レインとなる導電体層の形成を、イオン注入法に替わ
り、ＧａＡｓとＴｉを固相反応させることにより行な
う。この場合、ソース／ドレインについては、固相反応
時の熱処理温度はイオン注入後のアニール処理温度に比
して低温で足りるため、固相反応層４内のキャリアの余
分な熱拡散を抑え、極めて浅い接合を形成することが可
能となる。この接合深さはＴｉ膜１１の厚みを調整する
ことで高い精度で制御され、ゲート長の短縮化に対応し
て精度良く所望の接合深さにソース／ドレインを形成す
ることができる。また、チャネル層については、同様に
固相反応時の熱処理温度がイオン注入後のアニール処理
温度に比して低温でよく、Ｔｉ膜３１の厚み調整により
チャネル層厚を高い精度で制御できる。従って、ショー
トチャネル効果の発生等を抑止してデバイス特性に優れ
たトランジスタを実現することができる。
【００５５】（第４の実施形態）本実施形態では、第１
の実施形態と同様に、半導体装置としてＧａＡｓ系のＭ
ＥＳＦＥＴを例示するが、ソース／ドレインの形態が異
なる点で相違する。なお、第１の実施形態のＭＥＳＦＥ
Ｔの構成部材等と同様のものについては同符号を付して
説明を省略する。
の実施形態と同様に、半導体装置としてＧａＡｓ系のＭ
ＥＳＦＥＴを例示するが、ソース／ドレインの形態が異
なる点で相違する。なお、第１の実施形態のＭＥＳＦＥ
Ｔの構成部材等と同様のものについては同符号を付して
説明を省略する。
【００５６】図９及び図１０は、本発明の第４の実施形
態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要
部断面図である。先ず、図９（ａ）に示すように、化合
物半導体基板としてＧａＡｓ基板１を用意し、このＧａ
Ａｓ基板１に対してイオン注入法によりＳｉイオンの打
ち込みを行う。イオン注入条件としては、加速エネルギ
ーを４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2 とす
る。その後、活性化アニール処理を７００℃〜８５０℃
の温度で行うことによってＧａＡｓ基板１の表層にチャ
ネル層（ｎ層）２を形成する。
態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す要
部断面図である。先ず、図９（ａ）に示すように、化合
物半導体基板としてＧａＡｓ基板１を用意し、このＧａ
Ａｓ基板１に対してイオン注入法によりＳｉイオンの打
ち込みを行う。イオン注入条件としては、加速エネルギ
ーを４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2 とす
る。その後、活性化アニール処理を７００℃〜８５０℃
の温度で行うことによってＧａＡｓ基板１の表層にチャ
ネル層（ｎ層）２を形成する。
【００５７】続いて、図９（ｂ）に示すように、ゲート
電極材料としてＷＳｉを用いて、チャネル層２上にスパ
ッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２
を堆積形成する。そして、ＷＳｉ膜１２上にフォトレジ
スト１３を塗布し、フォトリソグラフィーによりゲート
電極形成予定部位にフォトレジスト１３を残す。
電極材料としてＷＳｉを用いて、チャネル層２上にスパ
ッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１２
を堆積形成する。そして、ＷＳｉ膜１２上にフォトレジ
スト１３を塗布し、フォトリソグラフィーによりゲート
電極形成予定部位にフォトレジスト１３を残す。
【００５８】続いて、図９（ｃ）に示すように、ＳＦ6
ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
【００５９】続いて、マスクとして用いたフォトレジス
ト１３を灰化処理等により除去した後、図９（ｄ）に示
すように、全面にフォトレジスト４１を塗布し、フォト
リソグラフィーによりＷＳｉ膜１２及びその周辺部位を
含む領域に開口４２を有する形状にフォトレジスト４１
を加工する。
ト１３を灰化処理等により除去した後、図９（ｄ）に示
すように、全面にフォトレジスト４１を塗布し、フォト
リソグラフィーによりＷＳｉ膜１２及びその周辺部位を
含む領域に開口４２を有する形状にフォトレジスト４１
を加工する。
【００６０】そして、浅い接合のための第１の金属材料
を堆積形成する。即ち、固相反応のための金属材料とし
てＴｉを用い、開口４２内を含むフォトレジスト４１上
を覆うように蒸着法により第１の金属膜として膜厚１０
ｎｍ程度のＴｉ膜１１を堆積形成する。このとき、ＷＳ
ｉ膜１２に対してオフセットをかけることもできる。
を堆積形成する。即ち、固相反応のための金属材料とし
てＴｉを用い、開口４２内を含むフォトレジスト４１上
を覆うように蒸着法により第１の金属膜として膜厚１０
ｎｍ程度のＴｉ膜１１を堆積形成する。このとき、ＷＳ
ｉ膜１２に対してオフセットをかけることもできる。
【００６１】続いて、マスクとして用いたフォトレジス
ト４１及びその上に存するＴｉ膜１１を除去した後、全
面にフォトレジスト４３を塗布し、フォトリソグラフィ
ーにより今度はＷＳｉ膜１２及びその周辺部位を含む領
域、即ちＴｉ膜１１が形成された領域のみに残る形状に
フォトレジスト４３を加工する。
ト４１及びその上に存するＴｉ膜１１を除去した後、全
面にフォトレジスト４３を塗布し、フォトリソグラフィ
ーにより今度はＷＳｉ膜１２及びその周辺部位を含む領
域、即ちＴｉ膜１１が形成された領域のみに残る形状に
フォトレジスト４３を加工する。
【００６２】そして、深い接合のための第２の金属材料
を堆積形成する。即ち、固相反応のための金属材料とし
てＴｉを用い、フォトレジスト４３上を含むチャネル層
２上のを覆うように蒸着法により第２の金属膜としてＴ
ｉ層１１より大きい膜厚、ここでは膜厚１５ｎｍ程度の
Ｔｉ膜４４を堆積形成する。
を堆積形成する。即ち、固相反応のための金属材料とし
てＴｉを用い、フォトレジスト４３上を含むチャネル層
２上のを覆うように蒸着法により第２の金属膜としてＴ
ｉ層１１より大きい膜厚、ここでは膜厚１５ｎｍ程度の
Ｔｉ膜４４を堆積形成する。
【００６３】続いて、マスクとして用いたフォトレジス
ト４３及びその上に存するＴｉ膜４４を除去する。この
とき、図１０（ａ）に示すように、ＷＳｉ膜１２上及び
その周辺部位を含む領域上にはＴｉ層１１が、その他の
部位上にはＴｉ層４４が形成され、両者が連接された状
態とされている。
ト４３及びその上に存するＴｉ膜４４を除去する。この
とき、図１０（ａ）に示すように、ＷＳｉ膜１２上及び
その周辺部位を含む領域上にはＴｉ層１１が、その他の
部位上にはＴｉ層４４が形成され、両者が連接された状
態とされている。
【００６４】そして、熱処理を要する固相反応のための
キャップ層として、Ｔｉ膜１１，４４１上に例えばＳｉ
Ｎ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程
度に堆積形成する。キャップ層としては、主に窒化膜が
用いられる。その後、Ｔｉ膜１１，４４とＧａＡｓ基板
１との固相反応を惹起する熱処理を行い、Ｔｉ膜１１，
４４の各膜厚に応じて、ＷＳｉ膜１２の近傍では浅く、
その他の部位ではこれに比して深くなるソース／ドレイ
ンである固相反応層４５を形成する。処理条件は、例え
ば６００℃において３０秒とする。ここで、熱処理を１
０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は
無くても良い。
キャップ層として、Ｔｉ膜１１，４４１上に例えばＳｉ
Ｎ絶縁膜１４をプラズマＣＶＤ法により膜厚２０ｎｍ程
度に堆積形成する。キャップ層としては、主に窒化膜が
用いられる。その後、Ｔｉ膜１１，４４とＧａＡｓ基板
１との固相反応を惹起する熱処理を行い、Ｔｉ膜１１，
４４の各膜厚に応じて、ＷＳｉ膜１２の近傍では浅く、
その他の部位ではこれに比して深くなるソース／ドレイ
ンである固相反応層４５を形成する。処理条件は、例え
ば６００℃において３０秒とする。ここで、熱処理を１
０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は
無くても良い。
【００６５】続いて、図１０（ｂ）に示すように、ＳＦ
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１，４４を
除去する。このとき、ドライエッチングを比較的等方性
の強い条件により行なうことにより、同時にＷＳｉ膜１
２を横方向からエッチングして幅が短縮され、所定のゲ
ート長とされたゲート電極３が形成される。なお、この
工程はフッ酸系のウエットエッチング法を用いても可能
である。
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１，４４を
除去する。このとき、ドライエッチングを比較的等方性
の強い条件により行なうことにより、同時にＷＳｉ膜１
２を横方向からエッチングして幅が短縮され、所定のゲ
ート長とされたゲート電極３が形成される。なお、この
工程はフッ酸系のウエットエッチング法を用いても可能
である。
【００６６】続いて、図１０（ｃ）に示すように、フォ
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をＧａＡｓ基板１の素子領域部分に
残す。そして、フォトレジスト１５をマスクとして素子
領域以外の固相反応層４５を除去する。この場合、例え
ば、緩衝フッ酸溶液によるウエットエッチングを用いて
除去工程を行なう。
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をＧａＡｓ基板１の素子領域部分に
残す。そして、フォトレジスト１５をマスクとして素子
領域以外の固相反応層４５を除去する。この場合、例え
ば、緩衝フッ酸溶液によるウエットエッチングを用いて
除去工程を行なう。
【００６７】続いて、図１０（ｄ）に示すように、マス
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
【００６８】しかる後、図１０（ｅ）に示すように、オ
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ソース／
ドレインである各固相反応層４５と導通するオーミック
電極５，６（ソース電極５，ドレイン電極６）を形成す
る。
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ソース／
ドレインである各固相反応層４５と導通するオーミック
電極５，６（ソース電極５，ドレイン電極６）を形成す
る。
【００６９】または、オーミック電極材料としてＡｕ
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
【００７０】以上説明したように、本実施形態では、Ｍ
ＥＳＦＥＴにおいて、ソース／ドレインとなる導電体層
の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固
相反応させることにより行なう。この場合、ソース／ド
レインの固相反応層４５は、ゲート電極３の近傍では浅
く、その他の部位ではこれに比して深くなる形状に形成
される。固相反応時の熱処理温度はイオン注入後のアニ
ール処理温度に比して低温で足りるため、固相反応層４
５内のキャリアの余分な熱拡散を抑え、ゲート電極３の
近傍では極めて浅い接合を形成することが可能となる。
この接合深さはＴｉ膜１１，４４の各厚みを調整するこ
とで高い精度で制御され、ゲート長の短縮化に対応して
精度良く異なる接合深さを有するようにソース／ドレイ
ンを形成することができる。従って、ゲート電極３の高
耐圧を確保し、ショートチャネル効果の発生を更に抑止
してデバイス特性に優れたトランジスタを実現すること
ができる。
ＥＳＦＥＴにおいて、ソース／ドレインとなる導電体層
の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固
相反応させることにより行なう。この場合、ソース／ド
レインの固相反応層４５は、ゲート電極３の近傍では浅
く、その他の部位ではこれに比して深くなる形状に形成
される。固相反応時の熱処理温度はイオン注入後のアニ
ール処理温度に比して低温で足りるため、固相反応層４
５内のキャリアの余分な熱拡散を抑え、ゲート電極３の
近傍では極めて浅い接合を形成することが可能となる。
この接合深さはＴｉ膜１１，４４の各厚みを調整するこ
とで高い精度で制御され、ゲート長の短縮化に対応して
精度良く異なる接合深さを有するようにソース／ドレイ
ンを形成することができる。従って、ゲート電極３の高
耐圧を確保し、ショートチャネル効果の発生を更に抑止
してデバイス特性に優れたトランジスタを実現すること
ができる。
【００７１】（第５の実施形態）本実施形態では、第２
の実施形態と同様に、下地基板としてＧａＡｓ基板上に
エピタキシャル成長したヘテロ接合構造を用いる半導体
装置であるＨＥＭＴを例示するが、固相反応層の形成部
位の規制方法が異なる点で相違する。なお、第２の実施
形態のＭＥＳＦＥＴの構成部材等と同様のものについて
は同符号を付して説明を省略する。
の実施形態と同様に、下地基板としてＧａＡｓ基板上に
エピタキシャル成長したヘテロ接合構造を用いる半導体
装置であるＨＥＭＴを例示するが、固相反応層の形成部
位の規制方法が異なる点で相違する。なお、第２の実施
形態のＭＥＳＦＥＴの構成部材等と同様のものについて
は同符号を付して説明を省略する。
【００７２】図１１及び図１２は、本実施形態のＨＥＭ
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。先ず、図１１（ａ）に示すように、例えばＭＯＣＶ
Ｄ法を適用することにより、半絶縁性のＧａＡｓ基板２
１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ
程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５
ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：
２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃ
ｍ3 ）、ｉ−ＧａＡｓ層２５（膜厚：１０ｎｍ程度）、
ｐ−ＧａＡｓ層５１（膜厚：２０ｎｍ程度、ｐ型不純物
濃度：２×１０18／ｃｍ3 ）を順次積層形成したヘテロ
接合構造基板５２を用いる。
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。先ず、図１１（ａ）に示すように、例えばＭＯＣＶ
Ｄ法を適用することにより、半絶縁性のＧａＡｓ基板２
１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ
程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５
ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：
２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃ
ｍ3 ）、ｉ−ＧａＡｓ層２５（膜厚：１０ｎｍ程度）、
ｐ−ＧａＡｓ層５１（膜厚：２０ｎｍ程度、ｐ型不純物
濃度：２×１０18／ｃｍ3 ）を順次積層形成したヘテロ
接合構造基板５２を用いる。
【００７３】続いて、図１１（ｂ）に示すように、ゲー
ト電極材料としてＷＳｉを用いて、ｐ−ＧａＡｓ層５１
上にスパッタリング法により膜厚４００ｎｍ程度にＷＳ
ｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２上にフ
ォトレジスト５３を塗布し、フォトリソグラフィーによ
りゲート電極形成予定部位を含む若干幅広にフォトレジ
スト５３を残す。
ト電極材料としてＷＳｉを用いて、ｐ−ＧａＡｓ層５１
上にスパッタリング法により膜厚４００ｎｍ程度にＷＳ
ｉ膜１２を堆積形成する。そして、ＷＳｉ膜１２上にフ
ォトレジスト５３を塗布し、フォトリソグラフィーによ
りゲート電極形成予定部位を含む若干幅広にフォトレジ
スト５３を残す。
【００７４】続いて、図１１（ｃ）に示すように、ＳＦ
6 ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト５３をマスクとして当該フォトレジ
スト５３下以外のＷＳｉ膜１２を除去する。更に、例え
ば塩素系ガスを用いたドライエッチング法を適用するこ
とにより、フォトレジスト５３をマスクとして当該フォ
トレジスト５３下以外のｐ−ＧａＡｓ層５１を除去す
る。このときのエッチング条件としては、サイドエッチ
ングによりＷＳｉ膜１２及びｐ−ＧａＡｓ層５１マスク
長より短縮されるような条件とする。これにより、フォ
トレジスト５３に比して幅狭のｐ−ＧａＡｓ層５１上に
これと同幅のゲート電極３が形成される。
6 ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト５３をマスクとして当該フォトレジ
スト５３下以外のＷＳｉ膜１２を除去する。更に、例え
ば塩素系ガスを用いたドライエッチング法を適用するこ
とにより、フォトレジスト５３をマスクとして当該フォ
トレジスト５３下以外のｐ−ＧａＡｓ層５１を除去す
る。このときのエッチング条件としては、サイドエッチ
ングによりＷＳｉ膜１２及びｐ−ＧａＡｓ層５１マスク
長より短縮されるような条件とする。これにより、フォ
トレジスト５３に比して幅狭のｐ−ＧａＡｓ層５１上に
これと同幅のゲート電極３が形成される。
【００７５】続いて、図１１（ｄ）に示すように、固相
反応のための金属材料としてＴｉを用い、フォトレジス
ト５３上を含むｐ−ＧａＡｓ層５１上を覆うように蒸着
法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成す
る。このとき、フォトレジスト５３により、ｉ−ＧａＡ
ｓ層２５上では、ｐ−ＧａＡｓ層５１（ゲート電極３）
の両側近傍を除く部位にＴｉ膜１１が形成されることに
なる。
反応のための金属材料としてＴｉを用い、フォトレジス
ト５３上を含むｐ−ＧａＡｓ層５１上を覆うように蒸着
法により膜厚１０ｎｍ程度のＴｉ膜１１を堆積形成す
る。このとき、フォトレジスト５３により、ｉ−ＧａＡ
ｓ層２５上では、ｐ−ＧａＡｓ層５１（ゲート電極３）
の両側近傍を除く部位にＴｉ膜１１が形成されることに
なる。
【００７６】続いて、図１１（ｅ）に示すように、リフ
トオフによりフォトレジスト５３及びその上のＴｉ膜１
１を除去した後、熱処理を要する固相反応のためのキャ
ップ層として、全面に例えばＳｉＮ絶縁膜１４をプラズ
マＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キ
ャップ層としては、主に窒化膜が用いられる。その後、
Ｔｉ膜１１とヘテロ接合構造基板５２との固相反応を惹
起する熱処理を行い、ソース／ドレインとなる固相反応
層２７を形成する。処理条件は、例えば６００℃におい
て３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下
の真空状態で行う場合、キャップ層は無くても良い。
トオフによりフォトレジスト５３及びその上のＴｉ膜１
１を除去した後、熱処理を要する固相反応のためのキャ
ップ層として、全面に例えばＳｉＮ絶縁膜１４をプラズ
マＣＶＤ法により膜厚２０ｎｍ程度に堆積形成する。キ
ャップ層としては、主に窒化膜が用いられる。その後、
Ｔｉ膜１１とヘテロ接合構造基板５２との固相反応を惹
起する熱処理を行い、ソース／ドレインとなる固相反応
層２７を形成する。処理条件は、例えば６００℃におい
て３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以下
の真空状態で行う場合、キャップ層は無くても良い。
【００７７】固相反応層２７は、ｉ−ＧａＡｓ層２５上
において、フォトレジスト５３によりゲート電極３から
両側近傍の領域だけ離れた部位にＴｉ膜１１が形成され
ていたことから、フォトレジスト５３に規制されたＴｉ
膜１１により当該両側近傍の領域だけ離れた部位に形成
される。これにより、所望のチャネル長を確保すること
が可能となる。
において、フォトレジスト５３によりゲート電極３から
両側近傍の領域だけ離れた部位にＴｉ膜１１が形成され
ていたことから、フォトレジスト５３に規制されたＴｉ
膜１１により当該両側近傍の領域だけ離れた部位に形成
される。これにより、所望のチャネル長を確保すること
が可能となる。
【００７８】続いて、図１２（ａ）に示すように、ＳＦ
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にゲート電極３を横
方向からエッチングして幅を短縮するようにしてもよ
い。なお、この工程はフッ酸系のウエットエッチング法
を用いても可能である。
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にゲート電極３を横
方向からエッチングして幅を短縮するようにしてもよ
い。なお、この工程はフッ酸系のウエットエッチング法
を用いても可能である。
【００７９】続いて、図１２（ｂ）に示すように、フォ
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をヘテロ接合構造基板５２の素子領
域部分に残す。そして、フォトレジスト１５をマスクと
して素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、
ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓ層２
５を除去する。この場合、例えば、フッ酸溶液、過酸化
水素水及び水の混合溶液によるウエットエッチングを用
いて除去工程を行なう。
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をヘテロ接合構造基板５２の素子領
域部分に残す。そして、フォトレジスト１５をマスクと
して素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、
ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓ層２
５を除去する。この場合、例えば、フッ酸溶液、過酸化
水素水及び水の混合溶液によるウエットエッチングを用
いて除去工程を行なう。
【００８０】続いて、図１２（ｃ）に示すように、マス
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
【００８１】しかる後、図１２（ｄ）に示すように、オ
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ソース／
ドレインである各固相反応層２７と導通するオーミック
電極５，６（ソース電極５，ドレイン電極６）を形成す
る。
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ソース／
ドレインである各固相反応層２７と導通するオーミック
電極５，６（ソース電極５，ドレイン電極６）を形成す
る。
【００８２】または、オーミック電極材料としてＡｕ
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
【００８３】以上説明したように、本実施形態では、Ｈ
ＥＭＴにおいて、ソース／ドレインとなる導電体層の形
成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反
応させることにより行なう。この場合、固相反応時の熱
処理温度はイオン注入後のアニール処理温度に比して低
温で足りるため、固相反応層２７内のキャリアの余分な
熱拡散を抑え、極めて浅い接合を形成することが可能と
なる。この接合深さはＴｉ膜１１の厚みを調整すること
で高い精度で制御され、ゲート長の短縮化に対応して精
度良く所望の接合深さにソース／ドレインを形成するこ
とができる。従って、ショートチャネル効果の発生を抑
止してデバイス特性に優れたトランジスタを実現するこ
とができる。
ＥＭＴにおいて、ソース／ドレインとなる導電体層の形
成を、イオン注入法に替わり、ＧａＡｓとＴｉを固相反
応させることにより行なう。この場合、固相反応時の熱
処理温度はイオン注入後のアニール処理温度に比して低
温で足りるため、固相反応層２７内のキャリアの余分な
熱拡散を抑え、極めて浅い接合を形成することが可能と
なる。この接合深さはＴｉ膜１１の厚みを調整すること
で高い精度で制御され、ゲート長の短縮化に対応して精
度良く所望の接合深さにソース／ドレインを形成するこ
とができる。従って、ショートチャネル効果の発生を抑
止してデバイス特性に優れたトランジスタを実現するこ
とができる。
【００８４】（第６の実施形態）本実施形態では、第１
の実施形態と同様に、半導体装置としてＧａＡｓ系のＭ
ＥＳＦＥＴを例示するが、固相反応層の形成部位の規制
方法が異なる点で相違する。なお、第１の実施形態のＭ
ＥＳＦＥＴの構成部材等と同様のものについては同符号
を付して説明を省略する。
の実施形態と同様に、半導体装置としてＧａＡｓ系のＭ
ＥＳＦＥＴを例示するが、固相反応層の形成部位の規制
方法が異なる点で相違する。なお、第１の実施形態のＭ
ＥＳＦＥＴの構成部材等と同様のものについては同符号
を付して説明を省略する。
【００８５】図１３及び図１４は、本発明の第６の実施
形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す
要部断面図である。先ず、図１３（ａ）に示すように、
化合物半導体基板としてＧａＡｓ基板１を用意し、この
ＧａＡｓ基板１に対してイオン注入法によりＳｉイオン
の打ち込みを行う。イオン注入条件としては、加速エネ
ルギーを４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2 と
する。その後、活性化アニール処理を７００℃〜８５０
℃の温度で行うことによってＧａＡｓ基板１の表層にチ
ャネル層（ｎ層）２を形成する。
形態のＭＥＳＦＥＴの製造方法を工程順に模式的に示す
要部断面図である。先ず、図１３（ａ）に示すように、
化合物半導体基板としてＧａＡｓ基板１を用意し、この
ＧａＡｓ基板１に対してイオン注入法によりＳｉイオン
の打ち込みを行う。イオン注入条件としては、加速エネ
ルギーを４０ｋｅＶ、ドーズ量を４×１０12／ｃｍ2 と
する。その後、活性化アニール処理を７００℃〜８５０
℃の温度で行うことによってＧａＡｓ基板１の表層にチ
ャネル層（ｎ層）２を形成する。
【００８６】続いて、図１３（ｂ）に示すように、ゲー
ト電極材料としてＷＳｉを用いて、チャネル層２上にス
パッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１
２を堆積形成する。そして、ＷＳｉ膜１２上にフォトレ
ジスト１３を塗布し、フォトリソグラフィーによりゲー
ト電極形成予定部位にフォトレジスト１３を残す。
ト電極材料としてＷＳｉを用いて、チャネル層２上にス
パッタリング法により膜厚４００ｎｍ程度にＷＳｉ膜１
２を堆積形成する。そして、ＷＳｉ膜１２上にフォトレ
ジスト１３を塗布し、フォトリソグラフィーによりゲー
ト電極形成予定部位にフォトレジスト１３を残す。
【００８７】続いて、図１３（ｃ）に示すように、ＳＦ
6 ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去し、ゲート電
極３を形成する。
6 ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去し、ゲート電
極３を形成する。
【００８８】続いて、マスクとして用いたフォトレジス
ト１３を灰化処理等により除去した後、図１３（ｄ）に
示すように、プラズマＣＶＤ法によりゲート電極３を覆
うように全面にＳｉＯ2 膜６１を膜厚３００ｎｍ程度に
堆積形成する。なお、ＳｉＯ 2 膜６１の代わりにＳｉＯ
Ｎ膜、ＳｉＮ膜等を形成するようにしてもよい。
ト１３を灰化処理等により除去した後、図１３（ｄ）に
示すように、プラズマＣＶＤ法によりゲート電極３を覆
うように全面にＳｉＯ2 膜６１を膜厚３００ｎｍ程度に
堆積形成する。なお、ＳｉＯ 2 膜６１の代わりにＳｉＯ
Ｎ膜、ＳｉＮ膜等を形成するようにしてもよい。
【００８９】続いて、図１３（ｅ）に示すように、Ｓｉ
Ｏ2 膜６１の全面を異方性ドライエッチングし、ゲート
電極３の両側面のみにＳｉＯ2 膜６１を残してサイドウ
ォール６２を形成する。
Ｏ2 膜６１の全面を異方性ドライエッチングし、ゲート
電極３の両側面のみにＳｉＯ2 膜６１を残してサイドウ
ォール６２を形成する。
【００９０】続いて、図１４（ａ）に示すように、固相
反応のための金属材料としてＴｉを用い、ゲート電極３
及びサイドウォール６２上を含むチャネル層２上を覆う
ように蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆
積形成する。そして、熱処理を要する固相反応のための
キャップ層として、Ｔｉ膜１１上に例えばＳｉＮ絶縁膜
１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積
形成する。キャップ層としては、主に窒化膜が用いられ
る。その後、Ｔｉ膜１１とＧａＡｓ基板１との固相反応
を惹起する熱処理を行い、ソース／ドレインとなる固相
反応層４を形成する。処理条件は、例えば６００℃にお
いて３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以
下の真空状態で行う場合、キャップ層は無くても良い。
反応のための金属材料としてＴｉを用い、ゲート電極３
及びサイドウォール６２上を含むチャネル層２上を覆う
ように蒸着法により膜厚１０ｎｍ程度のＴｉ膜１１を堆
積形成する。そして、熱処理を要する固相反応のための
キャップ層として、Ｔｉ膜１１上に例えばＳｉＮ絶縁膜
１４をプラズマＣＶＤ法により膜厚２０ｎｍ程度に堆積
形成する。キャップ層としては、主に窒化膜が用いられ
る。その後、Ｔｉ膜１１とＧａＡｓ基板１との固相反応
を惹起する熱処理を行い、ソース／ドレインとなる固相
反応層４を形成する。処理条件は、例えば６００℃にお
いて３０秒とする。ここで、熱処理を１０-6Ｔｏｒｒ以
下の真空状態で行う場合、キャップ層は無くても良い。
【００９１】固相反応層４は、サイドウォール６２によ
りチャネル層２上ではゲート電極３からサイドウォール
６２の幅だけ離れた部位にＴｉ膜１１が形成されていた
ことから、サイドウォール６２に規制されたＴｉ膜１１
により当該幅の領域だけ離れた部位に形成される。これ
により、所望のチャネル長を確保することが可能とな
る。
りチャネル層２上ではゲート電極３からサイドウォール
６２の幅だけ離れた部位にＴｉ膜１１が形成されていた
ことから、サイドウォール６２に規制されたＴｉ膜１１
により当該幅の領域だけ離れた部位に形成される。これ
により、所望のチャネル長を確保することが可能とな
る。
【００９２】続いて、図１４（ｂ）に示すように、ＳＦ
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＴｉ膜１１を除去す
る。
【００９３】続いて、図１４（ｃ）に示すように、フォ
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をＧａＡｓ基板１の素子領域部分に
残す。そして、フォトレジスト１５をマスクとして素子
領域以外の固相反応層４を除去する。この場合、例え
ば、緩衝フッ酸溶液によるウエットエッチングを用いて
除去工程を行なう。
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をＧａＡｓ基板１の素子領域部分に
残す。そして、フォトレジスト１５をマスクとして素子
領域以外の固相反応層４を除去する。この場合、例え
ば、緩衝フッ酸溶液によるウエットエッチングを用いて
除去工程を行なう。
【００９４】続いて、図１４（ｄ）に示すように、マス
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
【００９５】しかる後、図１４（ｅ）に示すように、オ
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ソース／
ドレインである各固相反応層４と導通するオーミック電
極５，６（ソース電極５，ドレイン電極６）を形成す
る。
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ソース／
ドレインである各固相反応層４と導通するオーミック電
極５，６（ソース電極５，ドレイン電極６）を形成す
る。
【００９６】または、オーミック電極材料としてＡｕ
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
（膜厚１５０ｎｍ程度）或いはＡｌ（膜厚１５０ｎｍ程
度）を蒸着形成してリフトオフし、ノンアロイ法により
オーミック接触を得るようにしてもよい。
【００９７】以上説明したように、本実施形態では、Ｍ
ＥＳＦＥＴにおいて、ソース／ドレインとなる導電体層
の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固
相反応させることにより行なう。この場合、固相反応時
の熱処理温度はイオン注入後のアニール処理温度に比し
て低温で足りるため、固相反応層４内のキャリアの余分
な熱拡散を抑え、極めて浅い接合を形成することが可能
となる。この接合深さはＴｉ膜１１の厚みを調整するこ
とで高い精度で制御され、ゲート長の短縮化に対応して
精度良く所望の接合深さにソース／ドレインを形成する
ことができる。従って、ショートチャネル効果の発生を
抑止してデバイス特性に優れたトランジスタを実現する
ことができる。
ＥＳＦＥＴにおいて、ソース／ドレインとなる導電体層
の形成を、イオン注入法に替わり、ＧａＡｓとＴｉを固
相反応させることにより行なう。この場合、固相反応時
の熱処理温度はイオン注入後のアニール処理温度に比し
て低温で足りるため、固相反応層４内のキャリアの余分
な熱拡散を抑え、極めて浅い接合を形成することが可能
となる。この接合深さはＴｉ膜１１の厚みを調整するこ
とで高い精度で制御され、ゲート長の短縮化に対応して
精度良く所望の接合深さにソース／ドレインを形成する
ことができる。従って、ショートチャネル効果の発生を
抑止してデバイス特性に優れたトランジスタを実現する
ことができる。
【００９８】（第７の実施形態）本実施形態では、第２
の実施形態と同様に、下地基板としてＧａＡｓ基板上に
エピタキシャル成長したヘテロ接合構造を用いる半導体
装置であるＨＥＭＴを例示するが、固相反応層の形成部
位が限定される点で相違する。なお、第２の実施形態の
ＭＥＳＦＥＴの構成部材等と同様のものについては同符
号を付して説明を省略する。
の実施形態と同様に、下地基板としてＧａＡｓ基板上に
エピタキシャル成長したヘテロ接合構造を用いる半導体
装置であるＨＥＭＴを例示するが、固相反応層の形成部
位が限定される点で相違する。なお、第２の実施形態の
ＭＥＳＦＥＴの構成部材等と同様のものについては同符
号を付して説明を省略する。
【００９９】図１５及び図１６は、本実施形態のＨＥＭ
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。先ず、図１５（ａ）に示すように、例えばＭＯＣＶ
Ｄ法を適用することにより、半絶縁性のＧａＡｓ基板２
１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ
程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５
ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：
２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃ
ｍ3 ）、ｉ−ＧａＡｓキャップ層２５（膜厚：１０ｎｍ
程度）を順次積層形成したヘテロ接合構造基板２６を用
いる。
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。先ず、図１５（ａ）に示すように、例えばＭＯＣＶ
Ｄ法を適用することにより、半絶縁性のＧａＡｓ基板２
１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ
程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５
ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：
２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃ
ｍ3 ）、ｉ−ＧａＡｓキャップ層２５（膜厚：１０ｎｍ
程度）を順次積層形成したヘテロ接合構造基板２６を用
いる。
【０１００】続いて、図１５（ｂ）に示すように、ゲー
ト電極材料としてＷＳｉを用いて、ｉ−ＧａＡｓキャッ
プ層２５上にスパッタリング法により膜厚４００ｎｍ程
度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１
２上にフォトレジスト１３を塗布し、フォトリソグラフ
ィーによりゲート電極形成予定部位にフォトレジスト１
３を残す。
ト電極材料としてＷＳｉを用いて、ｉ−ＧａＡｓキャッ
プ層２５上にスパッタリング法により膜厚４００ｎｍ程
度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１
２上にフォトレジスト１３を塗布し、フォトリソグラフ
ィーによりゲート電極形成予定部位にフォトレジスト１
３を残す。
【０１０１】続いて、図１５（ｃ）に示すように、ＳＦ
6 ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
6 ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
【０１０２】続いて、マスクとして用いたフォトレジス
ト１３を灰化処理等により除去した後、図１５（ｄ）に
示すように、フォトレジスト７１を塗布し、ＷＳｉ膜１
２の片側領域、ここではＷＳｉ膜１２上の一部位からド
レインの形成領域にかけて覆う形状にフォトリソグラフ
ィーによりフォトレジスト７１を加工する。そして、フ
ォトレジスト７１をマスクとして蒸着法により所定金
属、ここではニッケル（Ｎｉ）膜７２を膜厚１０ｎｍ程
度に形成する。
ト１３を灰化処理等により除去した後、図１５（ｄ）に
示すように、フォトレジスト７１を塗布し、ＷＳｉ膜１
２の片側領域、ここではＷＳｉ膜１２上の一部位からド
レインの形成領域にかけて覆う形状にフォトリソグラフ
ィーによりフォトレジスト７１を加工する。そして、フ
ォトレジスト７１をマスクとして蒸着法により所定金
属、ここではニッケル（Ｎｉ）膜７２を膜厚１０ｎｍ程
度に形成する。
【０１０３】続いて、マスクとして用いたフォトレジス
ト７１及びその上に存するＮｉ膜７２を除去した後、図
１５（ｅ）に示すように、熱処理を要する固相反応のた
めのキャップ層として、Ｎｉ膜７２上を含む全面に例え
ばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０
ｎｍ程度に堆積形成する。キャップ層としては、主に窒
化膜が用いられる。その後、Ｎｉ膜７２とヘテロ接合構
造基板２６との固相反応を惹起する熱処理を行い、ソー
スとなる固相反応層７３を形成する。処理条件は、例え
ば６００℃において３０秒とする。ここで、熱処理を１
０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は
無くても良い。
ト７１及びその上に存するＮｉ膜７２を除去した後、図
１５（ｅ）に示すように、熱処理を要する固相反応のた
めのキャップ層として、Ｎｉ膜７２上を含む全面に例え
ばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０
ｎｍ程度に堆積形成する。キャップ層としては、主に窒
化膜が用いられる。その後、Ｎｉ膜７２とヘテロ接合構
造基板２６との固相反応を惹起する熱処理を行い、ソー
スとなる固相反応層７３を形成する。処理条件は、例え
ば６００℃において３０秒とする。ここで、熱処理を１
０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層は
無くても良い。
【０１０４】続いて、図１６（ａ）に示すように、ＳＦ
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＮｉ膜７２を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
硝酸系のウエットエッチング法を用いても可能である。
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＮｉ膜７２を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
硝酸系のウエットエッチング法を用いても可能である。
【０１０５】続いて、図１６（ｂ）に示すように、フォ
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をヘテロ接合構造基板２６の素子領
域部分に残す。そして、フォトレジスト１５をマスクと
して素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、
ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓキャ
ップ層２５を除去する。この場合、例えば、フッ酸溶
液、過酸化水素水及び水の混合溶液によるウエットエッ
チングを用いて除去工程を行なう。
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をヘテロ接合構造基板２６の素子領
域部分に残す。そして、フォトレジスト１５をマスクと
して素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、
ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓキャ
ップ層２５を除去する。この場合、例えば、フッ酸溶
液、過酸化水素水及び水の混合溶液によるウエットエッ
チングを用いて除去工程を行なう。
【０１０６】続いて、図１６（ｃ）に示すように、マス
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
【０１０７】しかる後、図１６（ｄ）に示すように、オ
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ソースで
ある固相反応層７３と導通するオーミック電極（ソース
電極５）と、前記アロイ法により形成されたドレインと
導通するオーミック電極（ドレイン電極６）を形成す
る。ここで、例えばｉ−ＧａＡｓキャップ層２５の替わ
りにｎ−ＧａＡｓ層を形成し、前記アロイ法によらずに
トンネル効果を利用してドレインコンタクトを確保する
ようにしてもよい。
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ソースで
ある固相反応層７３と導通するオーミック電極（ソース
電極５）と、前記アロイ法により形成されたドレインと
導通するオーミック電極（ドレイン電極６）を形成す
る。ここで、例えばｉ−ＧａＡｓキャップ層２５の替わ
りにｎ−ＧａＡｓ層を形成し、前記アロイ法によらずに
トンネル効果を利用してドレインコンタクトを確保する
ようにしてもよい。
【０１０８】以上説明したように、本実施形態では、Ｈ
ＥＭＴにおいて、ソースとなる導電体層の形成を、イオ
ン注入法に替わり、ＧａＡｓとＮｉを固相反応させるこ
とにより行なう。この場合、固相反応時の熱処理温度は
イオン注入後のアニール処理温度に比して低温で足りる
ため、固相反応層７３内のキャリアの余分な熱拡散を抑
え、極めて浅い接合を形成することが可能となる。この
接合深さはＮｉ膜７１の厚みを調整することで高い精度
で制御され、ゲート長の短縮化に対応して精度良く所望
の接合深さにソースを形成することができる。更に、こ
の固相反応層７３をソース領域にのみ形成して低抵抗化
を図ることにより、ゲート−ドレイン間の十分な耐圧を
確保することが可能となる。従って、十分なゲート耐圧
を保持しつつも、ショートチャネル効果の発生を抑止し
てデバイス特性に優れたトランジスタを実現することが
できる。
ＥＭＴにおいて、ソースとなる導電体層の形成を、イオ
ン注入法に替わり、ＧａＡｓとＮｉを固相反応させるこ
とにより行なう。この場合、固相反応時の熱処理温度は
イオン注入後のアニール処理温度に比して低温で足りる
ため、固相反応層７３内のキャリアの余分な熱拡散を抑
え、極めて浅い接合を形成することが可能となる。この
接合深さはＮｉ膜７１の厚みを調整することで高い精度
で制御され、ゲート長の短縮化に対応して精度良く所望
の接合深さにソースを形成することができる。更に、こ
の固相反応層７３をソース領域にのみ形成して低抵抗化
を図ることにより、ゲート−ドレイン間の十分な耐圧を
確保することが可能となる。従って、十分なゲート耐圧
を保持しつつも、ショートチャネル効果の発生を抑止し
てデバイス特性に優れたトランジスタを実現することが
できる。
【０１０９】（第８の実施形態）本実施形態では、第２
の実施形態と同様に、下地基板としてＧａＡｓ基板上に
エピタキシャル成長したヘテロ接合構造を用いる半導体
装置であるＨＥＭＴを例示するが、固相反応層の形成部
位が限定される点で相違する。なお、第２の実施形態の
ＭＥＳＦＥＴの構成部材等と同様のものについては同符
号を付して説明を省略する。
の実施形態と同様に、下地基板としてＧａＡｓ基板上に
エピタキシャル成長したヘテロ接合構造を用いる半導体
装置であるＨＥＭＴを例示するが、固相反応層の形成部
位が限定される点で相違する。なお、第２の実施形態の
ＭＥＳＦＥＴの構成部材等と同様のものについては同符
号を付して説明を省略する。
【０１１０】図１７及び図１８は、本実施形態のＨＥＭ
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。先ず、図１７（ａ）に示すように、例えばＭＯＣＶ
Ｄ法を適用することにより、半絶縁性のＧａＡｓ基板２
１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ
程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５
ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：
２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃ
ｍ3 ）、ｉ−ＧａＡｓキャップ層２５（膜厚：１０ｎｍ
程度）を順次積層形成したヘテロ接合構造基板２６を用
いる。
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。先ず、図１７（ａ）に示すように、例えばＭＯＣＶ
Ｄ法を適用することにより、半絶縁性のＧａＡｓ基板２
１上にｉ−ＧａＡｓバッファ層２２（膜厚：２００ｎｍ
程度）、ｉ−ＩｎＧａＡｓチャネル層２３（膜厚：１５
ｎｍ程度）、ｎ−ＡｌＧａＡｓ電子供給層２４（膜厚：
２５ｎｍ程度、ｎ型不純物濃度：２×１０18／ｃ
ｍ3 ）、ｉ−ＧａＡｓキャップ層２５（膜厚：１０ｎｍ
程度）を順次積層形成したヘテロ接合構造基板２６を用
いる。
【０１１１】続いて、図１７（ｂ）に示すように、ゲー
ト電極材料としてＷＳｉを用いて、ｉ−ＧａＡｓキャッ
プ層２５上にスパッタリング法により膜厚４００ｎｍ程
度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１
２上にフォトレジスト１３を塗布し、フォトリソグラフ
ィーによりゲート電極形成予定部位にフォトレジスト１
３を残す。
ト電極材料としてＷＳｉを用いて、ｉ−ＧａＡｓキャッ
プ層２５上にスパッタリング法により膜厚４００ｎｍ程
度にＷＳｉ膜１２を堆積形成する。そして、ＷＳｉ膜１
２上にフォトレジスト１３を塗布し、フォトリソグラフ
ィーによりゲート電極形成予定部位にフォトレジスト１
３を残す。
【０１１２】続いて、図１７（ｃ）に示すように、ＳＦ
6 ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
6 ガスを用いたドライエッチング法を適用することによ
り、フォトレジスト１３をマスクとしてゲート電極形成
予定部位以外の領域のＷＳｉ膜１２を除去する。
【０１１３】続いて、マスクとして用いたフォトレジス
ト１３を灰化処理等により除去した後、図１７（ｄ）に
示すように、フォトレジスト８１を塗布し、ＷＳｉ膜１
２の片側領域、ここではＷＳｉ膜１２上の一部位からソ
ースの形成領域にかけて覆う形状にフォトリソグラフィ
ーによりフォトレジスト８１を加工する。そして、フォ
トレジスト８１をマスクとして蒸着法により所定金属、
ここではパラジウム（Ｐｄ）膜８２を膜厚７ｎｍ程度に
形成する。
ト１３を灰化処理等により除去した後、図１７（ｄ）に
示すように、フォトレジスト８１を塗布し、ＷＳｉ膜１
２の片側領域、ここではＷＳｉ膜１２上の一部位からソ
ースの形成領域にかけて覆う形状にフォトリソグラフィ
ーによりフォトレジスト８１を加工する。そして、フォ
トレジスト８１をマスクとして蒸着法により所定金属、
ここではパラジウム（Ｐｄ）膜８２を膜厚７ｎｍ程度に
形成する。
【０１１４】続いて、マスクとして用いたフォトレジス
ト８１及びその上に存するＰｄ膜８２を除去した後、図
１７（ｅ）に示すように、熱処理を要する固相反応のた
めのキャップ層として、Ｐｄ膜８２上を含む全面に例え
ばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０
ｎｍ程度に堆積形成する。キャップ層としては、主に窒
化膜が用いられる。その後、Ｐｄ膜８２とヘテロ接合構
造基板２６との固相反応を惹起する熱処理を行い、ドレ
インとなる固相反応層８３を形成する。処理条件は、例
えば６００℃において３０秒とする。ここで、熱処理を
１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層
は無くても良い。
ト８１及びその上に存するＰｄ膜８２を除去した後、図
１７（ｅ）に示すように、熱処理を要する固相反応のた
めのキャップ層として、Ｐｄ膜８２上を含む全面に例え
ばＳｉＮ絶縁膜１４をプラズマＣＶＤ法により膜厚２０
ｎｍ程度に堆積形成する。キャップ層としては、主に窒
化膜が用いられる。その後、Ｐｄ膜８２とヘテロ接合構
造基板２６との固相反応を惹起する熱処理を行い、ドレ
インとなる固相反応層８３を形成する。処理条件は、例
えば６００℃において３０秒とする。ここで、熱処理を
１０-6Ｔｏｒｒ以下の真空状態で行う場合、キャップ層
は無くても良い。
【０１１５】続いて、図１８（ａ）に示すように、ＳＦ
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＰｄ膜８２を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
フッ酸系のウエットエッチング法を用いても可能であ
る。
6 ガスを用いたドライエッチング法を適用することによ
り、ＳｉＮ絶縁膜１４及び未反応のＰｄ膜８２を除去す
る。このとき、ドライエッチングを比較的等方性の強い
条件により行なうことにより、同時にＷＳｉ膜１２を横
方向からエッチングして幅が短縮され、所定のゲート長
とされたゲート電極３が形成される。なお、この工程は
フッ酸系のウエットエッチング法を用いても可能であ
る。
【０１１６】続いて、図１８（ｂ）に示すように、フォ
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をヘテロ接合構造基板２６の素子領
域部分に残す。そして、フォトレジスト１５をマスクと
して素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、
ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓキャ
ップ層２５を除去する。この場合、例えば、フッ酸溶
液、過酸化水素水及び水の混合溶液によるウエットエッ
チングを用いて除去工程を行なう。
トレジスト１５を塗布し、フォトリソグラフィーにより
フォトレジスト１５をヘテロ接合構造基板２６の素子領
域部分に残す。そして、フォトレジスト１５をマスクと
して素子領域以外のｉ−ＩｎＧａＡｓチャネル層２３、
ｎ−ＡｌＧａＡｓ電子供給層２４及びｉ−ＧａＡｓキャ
ップ層２５を除去する。この場合、例えば、フッ酸溶
液、過酸化水素水及び水の混合溶液によるウエットエッ
チングを用いて除去工程を行なう。
【０１１７】続いて、図１８（ｃ）に示すように、マス
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
クとして用いたフォトレジスト１５を灰化処理等により
除去した後、再度、フォトリソグラフィーを適用するこ
とにより、オーミック電極の形成予定部位に開口１７を
もつフォトレジスト１６を形成する。
【０１１８】しかる後、図１８（ｄ）に示すように、オ
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ドレイン
である固相反応層８３と導通するオーミック電極６（ド
レイン電極６）と、前記アロイ法により形成されたソー
スと導通するオーミック電極５（ソース電極５）を形成
する。ここで、例えばｉ−ＧａＡｓキャップ層２５の替
わりにｎ−ＧａＡｓ層を形成し、前記アロイ法によらず
にトンネル効果を利用してソースコンタクトを確保する
ようにしてもよい。
ーミック電極材料としてＡｕＧｅ（膜厚３５ｎｍ程度）
／Ａｕ（膜厚１５０ｎｍ程度）を蒸着形成してリフトオ
フし、アロイ法によりオーミック接触を得て、ドレイン
である固相反応層８３と導通するオーミック電極６（ド
レイン電極６）と、前記アロイ法により形成されたソー
スと導通するオーミック電極５（ソース電極５）を形成
する。ここで、例えばｉ−ＧａＡｓキャップ層２５の替
わりにｎ−ＧａＡｓ層を形成し、前記アロイ法によらず
にトンネル効果を利用してソースコンタクトを確保する
ようにしてもよい。
【０１１９】以上説明したように、本実施形態では、Ｈ
ＥＭＴにおいて、ソースとなる導電体層の形成を、イオ
ン注入法に替わり、ＧａＡｓとＰｄを固相反応させるこ
とにより行なう。この場合、固相反応時の熱処理温度は
イオン注入後のアニール処理温度に比して低温で足りる
ため、固相反応層８３内のキャリアの余分な熱拡散を抑
え、極めて浅い接合を形成することが可能となる。この
接合深さはＰｄ膜８１の厚みを調整することで高い精度
で制御され、ゲート長の短縮化に対応して精度良く所望
の接合深さにドレインを形成することができる。従っ
て、ショートチャネル効果の発生を抑止してデバイス特
性に優れたトランジスタを実現することができる。
ＥＭＴにおいて、ソースとなる導電体層の形成を、イオ
ン注入法に替わり、ＧａＡｓとＰｄを固相反応させるこ
とにより行なう。この場合、固相反応時の熱処理温度は
イオン注入後のアニール処理温度に比して低温で足りる
ため、固相反応層８３内のキャリアの余分な熱拡散を抑
え、極めて浅い接合を形成することが可能となる。この
接合深さはＰｄ膜８１の厚みを調整することで高い精度
で制御され、ゲート長の短縮化に対応して精度良く所望
の接合深さにドレインを形成することができる。従っ
て、ショートチャネル効果の発生を抑止してデバイス特
性に優れたトランジスタを実現することができる。
【０１２０】
【発明の効果】本発明によれば、化合物半導体を用いた
半導体装置において、イオン注入を用いることなく極め
て容易にソース／ドレイン（の少なくとも一方）を浅い
接合深さに形成し、ゲート長を短縮して素子の微細化を
図る際にショートチャネル効果の発生を抑止してデバイ
ス特性に優れた半導体装置を実現することができる。
半導体装置において、イオン注入を用いることなく極め
て容易にソース／ドレイン（の少なくとも一方）を浅い
接合深さに形成し、ゲート長を短縮して素子の微細化を
図る際にショートチャネル効果の発生を抑止してデバイ
ス特性に優れた半導体装置を実現することができる。
【図１】本発明を説明するための工程要所におけるＭＥ
ＳＦＥＴを表す要部断面図である。
ＳＦＥＴを表す要部断面図である。
【図２】Ｔｉ膜の厚みと固相反応層の厚み及び固相反応
層のシート抵抗との関係を示す特性図である。
層のシート抵抗との関係を示す特性図である。
【図３】本発明の第１の実施形態のＭＥＳＦＥＴの製造
方法を工程順に模式的に示す要部断面図である。
方法を工程順に模式的に示す要部断面図である。
【図４】図３に引き続き、第１の実施形態のＭＥＳＦＥ
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
【図５】本発明の第２の実施形態のＨＥＭＴの製造方法
を工程順に模式的に示す要部断面図である。
を工程順に模式的に示す要部断面図である。
【図６】図５に引き続き、第２の実施形態のＨＥＭＴの
製造方法を工程順に模式的に示す要部断面図である。
製造方法を工程順に模式的に示す要部断面図である。
【図７】本発明の第３の実施形態のＭＥＳＦＥＴの製造
方法を工程順に模式的に示す要部断面図である。
方法を工程順に模式的に示す要部断面図である。
【図８】図７に引き続き、第３の実施形態のＭＥＳＦＥ
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
【図９】本発明の第４の実施形態のＭＥＳＦＥＴの製造
方法を工程順に模式的に示す要部断面図である。
方法を工程順に模式的に示す要部断面図である。
【図１０】図９に引き続き、第４の実施形態のＭＥＳＦ
ＥＴの製造方法を工程順に模式的に示す要部断面図であ
る。
ＥＴの製造方法を工程順に模式的に示す要部断面図であ
る。
【図１１】本発明の第５の実施形態のＨＥＭＴの製造方
法を工程順に模式的に示す要部断面図である。
法を工程順に模式的に示す要部断面図である。
【図１２】図１１に引き続き、第５の実施形態のＨＥＭ
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
【図１３】本発明の第６の実施形態のＭＥＳＦＥＴの製
造方法を工程順に模式的に示す要部断面図である。
造方法を工程順に模式的に示す要部断面図である。
【図１４】図１３に引き続き、第６の実施形態のＭＥＳ
ＦＥＴの製造方法を工程順に模式的に示す要部断面図で
ある。
ＦＥＴの製造方法を工程順に模式的に示す要部断面図で
ある。
【図１５】本発明の第７の実施形態のＨＥＭＴの製造方
法を工程順に模式的に示す要部断面図である。
法を工程順に模式的に示す要部断面図である。
【図１６】図１５に引き続き、第７の実施形態のＨＥＭ
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
【図１７】本発明の第８の実施形態のＨＥＭＴの製造方
法を工程順に模式的に示す要部断面図である。
法を工程順に模式的に示す要部断面図である。
【図１８】図１７に引き続き、第８の実施形態のＨＥＭ
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
Ｔの製造方法を工程順に模式的に示す要部断面図であ
る。
【図１９】従来のＭＥＳＦＥＴの構造の一例を示す要部
断面図である。
断面図である。
【符号の説明】 １，２１ ＧａＡｓ基板 ２，３２ チャネル層 ３ ゲート電極 ４，２７，４５，７３，８３ 固相反応層 ５ ソース電極 ６ ドレイン電極 １１，３１，４４ Ｔｉ膜 １２ ＷＳｉ膜 １３，１５，１６，４１，４３，５３，７１，８１ フ
ォトレジスト １４，３３ ＳｉＮ絶縁膜 １７，４２ 開口 ２２ ｉ−ＧａＡｓバッファ層 ２３ ｉ−ＩｎＧａＡｓチャネル層２３ ２４ ＧａＡｓ電子供給層２４ ２５ ｉ−ＧａＡｓ（キャップ）層２５ ２６，５２ ヘテロ接合構造基板 ５１ ｐ−ＧａＡｓ層 ６１ ＳｉＯ2 膜 ６２ サイドウォール ７２ Ｎｉ膜 ８２ Ｐｄ膜
ォトレジスト １４，３３ ＳｉＮ絶縁膜 １７，４２ 開口 ２２ ｉ−ＧａＡｓバッファ層 ２３ ｉ−ＩｎＧａＡｓチャネル層２３ ２４ ＧａＡｓ電子供給層２４ ２５ ｉ−ＧａＡｓ（キャップ）層２５ ２６，５２ ヘテロ接合構造基板 ５１ ｐ−ＧａＡｓ層 ６１ ＳｉＯ2 膜 ６２ サイドウォール ７２ Ｎｉ膜 ８２ Ｐｄ膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA05 BB02 BB09 BB10 CC01 DD06 DD17 DD26 DD34 DD68 GG12 5F102 FA03 GB01 GC01 GD01 GD02 GJ05 GK05 GL04 GM05 GM06 GQ01 GR13 GR15 GR16 GT02 GT03 GT05 GT06 HA02 HC01 HC05 HC07 HC11 HC15 HC16 HC18 HC19 HC21
Claims (7)
- 【請求項１】 化合物半導体基板にゲート電極及びソー
ス／ドレインを有する半導体装置であって、 前記ソース／ドレインの少なくとも一方は、化合物半導
体と所定金属との固相反応層とされており、 前記固相反応層と独立に、前記ソース／ドレインと導通
する各電極が設けられていることを特徴とする半導体装
置。 - 【請求項２】 前記所定金属は、Ｔｉ，Ｃｏ，Ｎｉ，Ｐ
ｄ，Ｍｏから選ばれた１種であることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 化合物半導体基板のチャネル層上にゲー
ト電極をパターン形成する工程と、 前記化合物半導体基板上で前記ゲート電極の側方部位の
少なくとも一方を覆うように所定金属膜を形成する工程
と、 前記化合物半導体と前記所定金属とを固相反応させ、前
記化合物半導体基板に固相反応層を形成する工程と、 未反応の前記所定金属膜を除去する工程とを有し、 ソース／ドレインの少なくとも一方を前記固相反応層で
構成することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記ゲート電極上から前記側方部位にか
けて覆うように前記所定金属膜を形成し、前記ゲート電
極に対して自己整合的に前記固相反応層を形成すること
を特徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項５】 未反応の前記所定金属膜をエッチングに
より除去し、同時に当該エッチングにより前記ゲート電
極のゲート長を短縮することを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項６】 前記所定金属膜を、前記ゲート電極の近
傍部位における膜厚に比して当該近傍部位の周縁部位に
おける膜厚が大きくなるように形成することを特徴とす
る請求項３に記載の半導体装置の製造方法。 - 【請求項７】 前記ゲート電極の両側面を絶縁物で覆
い、この状態で前記所定金属膜を形成することを特徴と
する請求項３に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28474499A JP3762588B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体装置の製造方法 |
| US09/635,918 US6455361B1 (en) | 1999-10-05 | 2000-08-10 | Semiconductor device and manufacturing method of the same |
| US10/216,835 US20020195618A1 (en) | 1999-10-05 | 2002-08-13 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28474499A JP3762588B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110818A true JP2001110818A (ja) | 2001-04-20 |
| JP3762588B2 JP3762588B2 (ja) | 2006-04-05 |
Family
ID=17682445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28474499A Expired - Fee Related JP3762588B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6455361B1 (ja) |
| JP (1) | JP3762588B2 (ja) |
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|---|---|---|---|---|
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| WO2011010418A1 (ja) * | 2009-07-22 | 2011-01-27 | パナソニック株式会社 | 窒化物半導体装置及びその製造方法 |
| US8815693B2 (en) | 2013-01-23 | 2014-08-26 | International Business Machines Corporation | FinFET device formation |
| JP2016195287A (ja) * | 2009-12-23 | 2016-11-17 | インテル コーポレイション | Ｉｉｉ−ｖ族半導体装置の導電性の改善 |
Families Citing this family (4)
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|---|---|---|---|---|
| US20060148182A1 (en) * | 2005-01-03 | 2006-07-06 | Suman Datta | Quantum well transistor using high dielectric constant dielectric layer |
| CN103426756B (zh) * | 2012-05-15 | 2016-02-10 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US9082851B2 (en) | 2013-11-22 | 2015-07-14 | International Business Machines Corporation | FinFET having suppressed leakage current |
| US9466693B1 (en) | 2015-11-17 | 2016-10-11 | International Business Machines Corporation | Self aligned replacement metal source/drain finFET |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217923A (en) * | 1989-02-13 | 1993-06-08 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device having silicided source/drain regions |
-
1999
- 1999-10-05 JP JP28474499A patent/JP3762588B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-10 US US09/635,918 patent/US6455361B1/en not_active Expired - Fee Related
-
2002
- 2002-08-13 US US10/216,835 patent/US20020195618A1/en not_active Abandoned
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|---|---|---|---|---|
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| WO2011010418A1 (ja) * | 2009-07-22 | 2011-01-27 | パナソニック株式会社 | 窒化物半導体装置及びその製造方法 |
| JP2016195287A (ja) * | 2009-12-23 | 2016-11-17 | インテル コーポレイション | Ｉｉｉ−ｖ族半導体装置の導電性の改善 |
| US9899505B2 (en) | 2009-12-23 | 2018-02-20 | Intel Corporation | Conductivity improvements for III-V semiconductor devices |
| US8815693B2 (en) | 2013-01-23 | 2014-08-26 | International Business Machines Corporation | FinFET device formation |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020195618A1 (en) | 2002-12-26 |
| JP3762588B2 (ja) | 2006-04-05 |
| US6455361B1 (en) | 2002-09-24 |
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| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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