JPH0817202B2 - ＧａＡｓ半導体装置の製造方法 - Google Patents
ＧａＡｓ半導体装置の製造方法Info
- Publication number
- JPH0817202B2 JPH0817202B2 JP10584188A JP10584188A JPH0817202B2 JP H0817202 B2 JPH0817202 B2 JP H0817202B2 JP 10584188 A JP10584188 A JP 10584188A JP 10584188 A JP10584188 A JP 10584188A JP H0817202 B2 JPH0817202 B2 JP H0817202B2
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- gaas
- ion
- semiconductor device
- acceleration energy
- gate electrode
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Description
【発明の詳細な説明】 ［概要］ GaAs半導体装置における素子間の分離方法に関し、 表面を平坦化して、ゲート電極の断線を防止し、且
つ、リーク電流を抑制して、デバイス特性を劣化させな
いことを目的とし、 GaAs基板に選択的に硼素イオンを注入し、且つ、該硼
素イオンのイオン加速エネルギーとイオンドーズ量とを
変化させて、二回に分けて二重イオン注入し、深さ方向
に硼素濃度が均一に分布する帯状部分を形成して素子間
を分離する工程が含まれてなることを特徴とする。
つ、リーク電流を抑制して、デバイス特性を劣化させな
いことを目的とし、 GaAs基板に選択的に硼素イオンを注入し、且つ、該硼
素イオンのイオン加速エネルギーとイオンドーズ量とを
変化させて、二回に分けて二重イオン注入し、深さ方向
に硼素濃度が均一に分布する帯状部分を形成して素子間
を分離する工程が含まれてなることを特徴とする。
［産業上の利用分野］ 本発明はGaAs半導体装置の製造方法のうち、素子間の
分離方法に関する。
分離方法に関する。
一般に、半導体基板上の段差による配線の不具合は信
頼性上の重要な問題であり、本発明は通常メサ状に形成
されるGaAsMESFETやHEMTなどのGaAs系半導体装置の平坦
化素子分離法に関する提案である。
頼性上の重要な問題であり、本発明は通常メサ状に形成
されるGaAsMESFETやHEMTなどのGaAs系半導体装置の平坦
化素子分離法に関する提案である。
［従来の技術〕 例えば、GaAsMESFETはマイクロ波通信や光通信用に汎
用されており、今後益々その需要が増加するものと考え
られている。第３図はそのようなGaAsMESFETの平面図を
示しており、図中の１はメサ状（台地状）に形成したｎ
型GaAs能動層,2はメサ状から段差ある底部に延在して設
けてあるアルミニウム膜からなるゲート電極,3,4はそれ
ぞれソース電極，ドレイン電極で、この電極は金ゲルマ
ニウムを下地にした金（Au/AuGe）からなる電極であ
る。
用されており、今後益々その需要が増加するものと考え
られている。第３図はそのようなGaAsMESFETの平面図を
示しており、図中の１はメサ状（台地状）に形成したｎ
型GaAs能動層,2はメサ状から段差ある底部に延在して設
けてあるアルミニウム膜からなるゲート電極,3,4はそれ
ぞれソース電極，ドレイン電極で、この電極は金ゲルマ
ニウムを下地にした金（Au/AuGe）からなる電極であ
る。
次の第４図（ａ）〜（ｃ）はGaAsMESFETの従来の形成
方法の工程順断面図を示しており、その形成概要を説明
すると、 第４図（ａ）参照；半絶縁性GaAs基板10上に高抵抗な
GaAs緩衝層11（膜厚1.5〜2.0μｍ）を成長し、その上に
ｎ型GaAs能動層１（膜厚0.3μｍ）を成長する。
方法の工程順断面図を示しており、その形成概要を説明
すると、 第４図（ａ）参照；半絶縁性GaAs基板10上に高抵抗な
GaAs緩衝層11（膜厚1.5〜2.0μｍ）を成長し、その上に
ｎ型GaAs能動層１（膜厚0.3μｍ）を成長する。
第４図（ｂ）参照；次いで、レジスト膜マスク13を設
けて弗酸系溶液によつてエッチングして、ｎ型GaAs能動
層１をメサ状に形成する。段差は約0.8μｍ程度にす
る。
けて弗酸系溶液によつてエッチングして、ｎ型GaAs能動
層１をメサ状に形成する。段差は約0.8μｍ程度にす
る。
次の工程は第４図に示す断面図では示されないために
図示していないが、CVD（化学気相成長）法で全面にSiO
2（酸化シリコン）膜を被着し、窓開けしてソース電
極，ドレイン電極を形成した後、更に、それらの電極上
にSiO2膜を被覆し、次いで、それらのSiO2膜をエッチン
グしてゲート電極の形成部を窓開けする。
図示していないが、CVD（化学気相成長）法で全面にSiO
2（酸化シリコン）膜を被着し、窓開けしてソース電
極，ドレイン電極を形成した後、更に、それらの電極上
にSiO2膜を被覆し、次いで、それらのSiO2膜をエッチン
グしてゲート電極の形成部を窓開けする。
第４（ｃ）参照；次いで、蒸着法によつてアルミニウ
ム膜（膜厚0.7μｍ程度）を被着し、ゲート電極２を形
成する。なお、前記のソース電極，ドレイン電極および
本工程のゲート電極の形成には、SiO2膜を窓開けしたレ
ジスト膜マスク（図示せず）をそのまま利用して、レジ
スト膜マスクと共にレジスト膜マスク上の金属膜を除去
するリフトオフ法が用いられる。
ム膜（膜厚0.7μｍ程度）を被着し、ゲート電極２を形
成する。なお、前記のソース電極，ドレイン電極および
本工程のゲート電極の形成には、SiO2膜を窓開けしたレ
ジスト膜マスク（図示せず）をそのまま利用して、レジ
スト膜マスクと共にレジスト膜マスク上の金属膜を除去
するリフトオフ法が用いられる。
［発明が解決しようとする課題〕 ところで、ここで問題となるのは、段差の肩（エッ
ヂ）部分でゲート電極の切れ（第４図（ｃ）に矢印で示
す）が起こつて断線することである。これは致命的な欠
陥で、GaAsMESFETの製造歩留および信頼性を低下させる
重要な問題である。
ヂ）部分でゲート電極の切れ（第４図（ｃ）に矢印で示
す）が起こつて断線することである。これは致命的な欠
陥で、GaAsMESFETの製造歩留および信頼性を低下させる
重要な問題である。
また、第４図（ｂ）の断面図に示すように、メサ状に
ウエットエッチングするために、サイドエッチングが進
行してレジスト膜マスク13と同じ寸法に形成されず、寸
法精度が悪くなることで、これは微細化を阻害する欠点
がある。
ウエットエッチングするために、サイドエッチングが進
行してレジスト膜マスク13と同じ寸法に形成されず、寸
法精度が悪くなることで、これは微細化を阻害する欠点
がある。
従って、他の方法として、メサ状には形成せずに、除
去部分に選択的にイオン注入して絶縁体化し、その上に
ゲート電極を延在させるプレーナ構造が提案されている
（第１図（ｃ）参照のこと）。
去部分に選択的にイオン注入して絶縁体化し、その上に
ゲート電極を延在させるプレーナ構造が提案されている
（第１図（ｃ）参照のこと）。
しかし、このプレーナ構造はｎ型GaAs能動層１に選択
的にイオン注入しても、その能動層部分が完全に絶縁体
化せずに漏洩電流（リーク電流）が生じ、FET特性を劣
化させる欠点があり、そのために、プレーナ化が困難な
現状にある。
的にイオン注入しても、その能動層部分が完全に絶縁体
化せずに漏洩電流（リーク電流）が生じ、FET特性を劣
化させる欠点があり、そのために、プレーナ化が困難な
現状にある。
本発明はこのような問題点を解消させて、表面を平坦
化してゲート電極の断線を防止し、且つ、リーク電流を
抑制してデバイス特性を劣化させないようにすることを
目的としたGaAs半導体装置の製造方法を提案するもので
ある。
化してゲート電極の断線を防止し、且つ、リーク電流を
抑制してデバイス特性を劣化させないようにすることを
目的としたGaAs半導体装置の製造方法を提案するもので
ある。
［課題を解決するための手段］ その目的は、GaAs基板に選択的に硼素イオンを注入
し、且つ、該硼素イオンのイオン加速エネルギーとイオ
ンドーズ量とを変化させて、二回に分けて二重イオン注
入し、深さ方向に硼素濃度が均一に分布する帯状部分を
形成してプレーナ構造に素子間を分離する工程が含まれ
る製造方法によつて達成される。
し、且つ、該硼素イオンのイオン加速エネルギーとイオ
ンドーズ量とを変化させて、二回に分けて二重イオン注
入し、深さ方向に硼素濃度が均一に分布する帯状部分を
形成してプレーナ構造に素子間を分離する工程が含まれ
る製造方法によつて達成される。
［作用］ 即ち、本発明は、能動層の深さ方向に硼素濃度が均一
に分布するように、硼素イオンをイオン加速エネルギー
とイオンドーズ量とを変化させて、二回に分けて二重注
入する。
に分布するように、硼素イオンをイオン加速エネルギー
とイオンドーズ量とを変化させて、二回に分けて二重注
入する。
そうすると、深さ方向に硼素濃度が均一に分布する絶
縁体の帯状部分が形成されて、リーク電流が抑制され、
そのため、デバイスの良特性が維持されて、且つ、プレ
ーナ構造であるから、ゲート電極の断線が低減される。
縁体の帯状部分が形成されて、リーク電流が抑制され、
そのため、デバイスの良特性が維持されて、且つ、プレ
ーナ構造であるから、ゲート電極の断線が低減される。
［実施例］ 以下、図面を参照して実施例によつて詳細に説明す
る。
る。
第１図（ａ）〜（ｃ）は本発明にかかる形成方法の工
程順断面図を示している。
程順断面図を示している。
第１図（ａ）参照；従来と同様に、半絶縁性GaAs基板
10上に高抵抗なGaAs緩衝層11（膜厚1.5〜2.0μｍ）およ
びｎ型GaAs能動層１（膜厚0.3μm;Siドープ）を成長し
た後、その表面に選択的に金（Au）膜マスク14を形成す
る。このマスク部分は従来のメサ状に残在させた能動層
部分である。
10上に高抵抗なGaAs緩衝層11（膜厚1.5〜2.0μｍ）およ
びｎ型GaAs能動層１（膜厚0.3μm;Siドープ）を成長し
た後、その表面に選択的に金（Au）膜マスク14を形成す
る。このマスク部分は従来のメサ状に残在させた能動層
部分である。
第１図（ｂ）参照；次いで、露出させたGaAs能動層12
部分に硼素（Ｂ）イオンを２回に分けて注入する。第１
回目のイオン注入条件は、加速エネルギー138KeV,ドー
ズ量２×1012／cm2とし、次の第２回目のイオン注入条
件は、加速エネルギー63KeV,ドーズ量６×1011／cm2に
する。そして、金膜マスク14を王水でエッチング除去し
た後、絶縁化した素子分離領域15を画定する。
部分に硼素（Ｂ）イオンを２回に分けて注入する。第１
回目のイオン注入条件は、加速エネルギー138KeV,ドー
ズ量２×1012／cm2とし、次の第２回目のイオン注入条
件は、加速エネルギー63KeV,ドーズ量６×1011／cm2に
する。そして、金膜マスク14を王水でエッチング除去し
た後、絶縁化した素子分離領域15を画定する。
次の工程はこの断面図では示されないが、従来と同様
に、CVD法で全面にSiO2膜を被着し、窓開けしてリフト
オフ法によりソース電極，ドレイン電極を形成し、更
に、それらの電極上にSiO2膜を被覆し、次いで、それら
のSiO2膜をエッチングしてゲート電極の形成部を窓開け
する。
に、CVD法で全面にSiO2膜を被着し、窓開けしてリフト
オフ法によりソース電極，ドレイン電極を形成し、更
に、それらの電極上にSiO2膜を被覆し、次いで、それら
のSiO2膜をエッチングしてゲート電極の形成部を窓開け
する。
第１図（ｃ）参照；次いで、蒸着法によつてアルミニ
ウム膜を被着し、ゲート電極20を形成する。このゲート
電極の形成もリフトオフ法を用いる。
ウム膜を被着し、ゲート電極20を形成する。このゲート
電極の形成もリフトオフ法を用いる。
上記が本発明にかかる形成法であるが、その特徴は、
硼素イオンを注入条件を変化させて２回に分けて注入
し、最初は高エネルギー，高ドーズ量で注入し、次い
で、２回目には低エネルギー，低ドーズ量で注入して、
能動層１部分の硼素濃度を帯状に均一に分布させて絶縁
化することにある。第２図は硼素濃度と表面からの距離
との関係図であるが、曲線II（実線）が本発明にかかる
二重イオン注入による曲線で、平坦な硼素濃度部分が形
成されている。これに対して、曲線Ｉ（点線）は従来の
１回のイオン注入による曲線で、山形に硼素濃度が分布
しており、そのため、能動層１部分（膜厚0.3μｍ）の
表面近くに導電部分が残存して、リーク電流が発生する
ものと考えられる。且つ、第２図では極く表面近傍（約
0.1μｍ）の硼素濃度が少なくなつているが、この部分
は電極形成前に表面クリーニングのためにエッチング除
去される部分になる。
硼素イオンを注入条件を変化させて２回に分けて注入
し、最初は高エネルギー，高ドーズ量で注入し、次い
で、２回目には低エネルギー，低ドーズ量で注入して、
能動層１部分の硼素濃度を帯状に均一に分布させて絶縁
化することにある。第２図は硼素濃度と表面からの距離
との関係図であるが、曲線II（実線）が本発明にかかる
二重イオン注入による曲線で、平坦な硼素濃度部分が形
成されている。これに対して、曲線Ｉ（点線）は従来の
１回のイオン注入による曲線で、山形に硼素濃度が分布
しており、そのため、能動層１部分（膜厚0.3μｍ）の
表面近くに導電部分が残存して、リーク電流が発生する
ものと考えられる。且つ、第２図では極く表面近傍（約
0.1μｍ）の硼素濃度が少なくなつているが、この部分
は電極形成前に表面クリーニングのためにエッチング除
去される部分になる。
なお、上記実施例の二重イオン注入の注入条件は、加
速エネルギーが第１回目に対して第２回目が45％で、ド
ーズ量は第１回目に対して第２回目が30％としている
が、実験結果によればイオン加速エネルギーは第１回目
に対して第２回目が40〜60％程度、イオンドーズ量は第
１回目に対して第２回目が20〜40％程度に変動しても、
同様の効果が得られることが判つている。第３図
（ａ），（ｂ）はそれを裏付ける第１回，第２回のイオ
ン注入とリーク電流との関係図で、第３図（ａ）は第１
回目の加速エネルギー138KeV,ドーズ量２×1012／cm2，
第２回目のドーズ量６×1011／cm2として、第１回目の
加速エネルギーに対する第２回目の加速エネルギーの割
合（％）を示すデータ曲線である。また、第３図（ｂ）
は第１回目の加速エネルギー138KeV,ドーズ量２×1012
／cm2，第２回目の加速エネルギー63KeVとして、第１回
目のドーズ量に対する第２回目のドーズ量の割合（％）
のデータ曲線であり、これらより上記の限定条件が明ら
かになつている。
速エネルギーが第１回目に対して第２回目が45％で、ド
ーズ量は第１回目に対して第２回目が30％としている
が、実験結果によればイオン加速エネルギーは第１回目
に対して第２回目が40〜60％程度、イオンドーズ量は第
１回目に対して第２回目が20〜40％程度に変動しても、
同様の効果が得られることが判つている。第３図
（ａ），（ｂ）はそれを裏付ける第１回，第２回のイオ
ン注入とリーク電流との関係図で、第３図（ａ）は第１
回目の加速エネルギー138KeV,ドーズ量２×1012／cm2，
第２回目のドーズ量６×1011／cm2として、第１回目の
加速エネルギーに対する第２回目の加速エネルギーの割
合（％）を示すデータ曲線である。また、第３図（ｂ）
は第１回目の加速エネルギー138KeV,ドーズ量２×1012
／cm2，第２回目の加速エネルギー63KeVとして、第１回
目のドーズ量に対する第２回目のドーズ量の割合（％）
のデータ曲線であり、これらより上記の限定条件が明ら
かになつている。
かくして、本発明を適用した結果によれば、ゲート電
極の断線によるデバイス特性の不良は従来の1/3に減少
し、又、素子間のリーク電流も1/3程度に低下した。従
って、本発明によれば製造歩留および信頼性の向上に効
果がある。
極の断線によるデバイス特性の不良は従来の1/3に減少
し、又、素子間のリーク電流も1/3程度に低下した。従
って、本発明によれば製造歩留および信頼性の向上に効
果がある。
なお、上記実施例において、第１回目のイオン注入条
件と第２回目のイオン注入条件とを入れ換えて逆にして
も、同様の効果が得られる。
件と第２回目のイオン注入条件とを入れ換えて逆にして
も、同様の効果が得られる。
且つ、実施例はGaAsMESFETで説明しているが、本発明
は同様の構成を有するGaAsHEMTにも適用できるものであ
る。
は同様の構成を有するGaAsHEMTにも適用できるものであ
る。
［発明の効果］ 以上の説明から明らかなように、本発明にかかる半導
体装置の製造方法はGaAs半導体装置の断線を低減させ、
且つ、リーク電流を抑制して、その製造歩留および信頼
性の向上に大きく寄与するものである。
体装置の製造方法はGaAs半導体装置の断線を低減させ、
且つ、リーク電流を抑制して、その製造歩留および信頼
性の向上に大きく寄与するものである。
第１図（ａ）〜（ｃ）は本発明にかかる形成方法の工程
順断面図、 第２図は硼素濃度と表面からの距離との関係図、 第３図は第１回，第２回のイオン注入とリーク電流の関
係図、 第４図はGaAsMESFETの平面図、 第５図（ａ）〜（ｃ）は従来の形成方法の工程順断面図
である。 図において、 １はｎ型GaAs能動層、2,20はゲート電極、３はソース電
極、４はドレイン電極、10は半絶縁性GaAs基板、11はGa
As緩衝層、13はレジスト膜マスク、14は金膜マスク、15
は素子分離領域 を示している。
順断面図、 第２図は硼素濃度と表面からの距離との関係図、 第３図は第１回，第２回のイオン注入とリーク電流の関
係図、 第４図はGaAsMESFETの平面図、 第５図（ａ）〜（ｃ）は従来の形成方法の工程順断面図
である。 図において、 １はｎ型GaAs能動層、2,20はゲート電極、３はソース電
極、４はドレイン電極、10は半絶縁性GaAs基板、11はGa
As緩衝層、13はレジスト膜マスク、14は金膜マスク、15
は素子分離領域 を示している。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｂ
Claims (1)
- 【請求項１】GaAs基板に選択的に硼素イオンを注入し、
且つ、該硼素イオンのイオン加速エネルギーとイオンド
ーズ量とを変化させて、二回に分けて二重イオン注入
し、深さ方向に硼素濃度が均一に分布する帯状部分を形
成させて素子間を分離する工程が含まれてなることを特
徴とするGaAs半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10584188A JPH0817202B2 (ja) | 1988-04-27 | 1988-04-27 | ＧａＡｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10584188A JPH0817202B2 (ja) | 1988-04-27 | 1988-04-27 | ＧａＡｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276642A JPH01276642A (ja) | 1989-11-07 |
| JPH0817202B2 true JPH0817202B2 (ja) | 1996-02-21 |
Family
ID=14418245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10584188A Expired - Lifetime JPH0817202B2 (ja) | 1988-04-27 | 1988-04-27 | ＧａＡｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817202B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297386A (ja) * | 1994-04-27 | 1995-11-10 | Nec Corp | 化合物半導体装置 |
-
1988
- 1988-04-27 JP JP10584188A patent/JPH0817202B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01276642A (ja) | 1989-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080221 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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