JPH098283A - 半導体装置 - Google Patents
半導体装置Info
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- JPH098283A JPH098283A JP15945495A JP15945495A JPH098283A JP H098283 A JPH098283 A JP H098283A JP 15945495 A JP15945495 A JP 15945495A JP 15945495 A JP15945495 A JP 15945495A JP H098283 A JPH098283 A JP H098283A
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- Japan
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- recess
- gate electrode
- carrier concentration
- semiconductor layer
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Abstract
(57)【要約】
【目的】 ＨＥＭＴにおける高電流密度，高耐圧化を実
現しつつ、高周波特性を改善する。 【構成】 二段リセス構造をもつＨＥＭＴにおいて、ゲ
ート電極１０７に隣接した広いリセス１１１ａ真下のＡ
ｌＧａＡｓ層１０５の表面キャリア濃度をゲート電極１
０７真下のＡｌＧａＡｓ層１１０のキャリア濃度と同
じ、或いはそれ以上とし、ゲート電極１０７が埋め込ま
れた狭いリセス１１１ｂの深さとゲート電極１０７に隣
接した広いリセス１１１ａ真下のＡｌＧａＡｓ層１１０
のキャリア濃度の平均値との積を１．６×１０11ｃｍ-2
以上にすることにより、ドレイン電流の周波数応答性を
制御する。
現しつつ、高周波特性を改善する。 【構成】 二段リセス構造をもつＨＥＭＴにおいて、ゲ
ート電極１０７に隣接した広いリセス１１１ａ真下のＡ
ｌＧａＡｓ層１０５の表面キャリア濃度をゲート電極１
０７真下のＡｌＧａＡｓ層１１０のキャリア濃度と同
じ、或いはそれ以上とし、ゲート電極１０７が埋め込ま
れた狭いリセス１１１ｂの深さとゲート電極１０７に隣
接した広いリセス１１１ａ真下のＡｌＧａＡｓ層１１０
のキャリア濃度の平均値との積を１．６×１０11ｃｍ-2
以上にすることにより、ドレイン電流の周波数応答性を
制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に高周
波，高出力が得られる高移動度トランジスタ（ＨＥＭ
Ｔ）に関する。
波，高出力が得られる高移動度トランジスタ（ＨＥＭ
Ｔ）に関する。
【０００２】
【従来の技術】化合物ＦＥＴは、従来のシリコンＭＯＳ
ＦＥＴに比べ電子移動度が高く、高周波動作に適してい
るため近年広く使われてきた。しかし動作周波数をより
高くしようとすると、ゲート長を短くしていく必要があ
り、最近は加工精度が限界点に達し、現在では高移動度
が得られるＨＥＭＴが主流となってきている。
ＦＥＴに比べ電子移動度が高く、高周波動作に適してい
るため近年広く使われてきた。しかし動作周波数をより
高くしようとすると、ゲート長を短くしていく必要があ
り、最近は加工精度が限界点に達し、現在では高移動度
が得られるＨＥＭＴが主流となってきている。
【０００３】高出力のＨＥＭＴを実現するために主にエ
ピ構造の適正化が図られ、高電流密度化と合わせて、ゲ
ート・ドレイン間距離をある程度大きく取ることによ
り、高耐圧化を図っている。
ピ構造の適正化が図られ、高電流密度化と合わせて、ゲ
ート・ドレイン間距離をある程度大きく取ることによ
り、高耐圧化を図っている。
【０００４】またゲート電極脇の寄生抵抗の増大という
問題を除去するため、ゲート電極が接する部分を周辺よ
りも深くエッチングして、２段のエッチング形状を形成
する例が特開平５−２５１４７１号に示されている。
問題を除去するため、ゲート電極が接する部分を周辺よ
りも深くエッチングして、２段のエッチング形状を形成
する例が特開平５−２５１４７１号に示されている。
【０００５】図４は、この従来技術によるＨＥＭＴの構
造であり、ＧａＡｓ基板４０１にＭＯＣＶＤにより、ｎ
+ＧａＡｓ／ｎＡｌxＧａ1-xＡｓ／ｎ+ＡｌxＧａ1-xＡｓ
／ＩｎyＧａ1-yＡｓ／ＧａＡｓのヘテロ接合構造を積層
形成している。
造であり、ＧａＡｓ基板４０１にＭＯＣＶＤにより、ｎ
+ＧａＡｓ／ｎＡｌxＧａ1-xＡｓ／ｎ+ＡｌxＧａ1-xＡｓ
／ＩｎyＧａ1-yＡｓ／ＧａＡｓのヘテロ接合構造を積層
形成している。
【０００６】ここで、４０２はＧａＡｓ層，４０３はＩ
ｎyＧａ1-yＡｓ層，４０４はｎ+ＡｌxＧａ1-xＡｓ層，
４０５はｎＡｌxＧａ1-xＡｓ層，４０６はｎ+ＧａＡｓ
層，４０７はＷＳｉによるゲート電極，４０８はＡｕ／
Ｎｉ／ＡｕＧｅ合金によるソース電極，４０９はＡｕＧ
ｅ／Ｎｉ／Ａｕ合金によるドレイン電極である。
ｎyＧａ1-yＡｓ層，４０４はｎ+ＡｌxＧａ1-xＡｓ層，
４０５はｎＡｌxＧａ1-xＡｓ層，４０６はｎ+ＧａＡｓ
層，４０７はＷＳｉによるゲート電極，４０８はＡｕ／
Ｎｉ／ＡｕＧｅ合金によるソース電極，４０９はＡｕＧ
ｅ／Ｎｉ／Ａｕ合金によるドレイン電極である。
【０００７】ゲート電極４０７は寄生抵抗の増大を防ぐ
ため、広いリセス内でゲート形成部のＡｌＧａＡｓ表面
を自己整合的に良好なショットキーゲートを形成する目
的で極く浅い（数ｎｍ以下）狭いゲートリセスの二段リ
セス構造になっていた。
ため、広いリセス内でゲート形成部のＡｌＧａＡｓ表面
を自己整合的に良好なショットキーゲートを形成する目
的で極く浅い（数ｎｍ以下）狭いゲートリセスの二段リ
セス構造になっていた。
【０００８】
【発明が解決しようとする課題】このように高耐圧化を
図ったＨＥＭＴにおいて、ＤＣ特性としては高電流密
度，高耐圧化を実現しているにもかかわらず、期待する
高周波出力が得られないという問題点があった。実例と
してリセス寸法１μｍの一段リセス構造，ゲート長０．
３μｍの構造のものでゲート・ドレイン電圧を１０Ｖか
ら１５Ｖに上げると、最大ドレイン電流密度５００ｍ
Ａ，周波数４５ＧＨｚのとき、飽和出力は３８０ｍＷ／
ｍｍから２５０ｍＷ／ｍｍに大幅に低下する。
図ったＨＥＭＴにおいて、ＤＣ特性としては高電流密
度，高耐圧化を実現しているにもかかわらず、期待する
高周波出力が得られないという問題点があった。実例と
してリセス寸法１μｍの一段リセス構造，ゲート長０．
３μｍの構造のものでゲート・ドレイン電圧を１０Ｖか
ら１５Ｖに上げると、最大ドレイン電流密度５００ｍ
Ａ，周波数４５ＧＨｚのとき、飽和出力は３８０ｍＷ／
ｍｍから２５０ｍＷ／ｍｍに大幅に低下する。
【０００９】一段リセス構造のＨＥＭＴで高耐圧化する
と、高周波出力が大幅に低下する原因としてゲートラグ
（ドレイン電流の周波数応答）が考えられ、実際にパル
スの電圧電流特性を測定すると、パルス幅１０μｓｅｃ
のＩmaxがＤＣのＩmaxの６０％以下であった。ＧａＡｓ
ＭＥＳＦＥＴではこうした大幅なゲートラグは見られ
ず、ＨＥＭＴ特有の現象である。この原因は、ゲート・
ドレイン間，ＡｌＧａＡｓ層の表面準位によってキャリ
アがトラップされるためであり、半導体の表面がＡｌＧ
ａＡｓであり、チャンネルが浅いことがＨＥＭＴのゲー
トラグを大きくしているものと考えられる。
と、高周波出力が大幅に低下する原因としてゲートラグ
（ドレイン電流の周波数応答）が考えられ、実際にパル
スの電圧電流特性を測定すると、パルス幅１０μｓｅｃ
のＩmaxがＤＣのＩmaxの６０％以下であった。ＧａＡｓ
ＭＥＳＦＥＴではこうした大幅なゲートラグは見られ
ず、ＨＥＭＴ特有の現象である。この原因は、ゲート・
ドレイン間，ＡｌＧａＡｓ層の表面準位によってキャリ
アがトラップされるためであり、半導体の表面がＡｌＧ
ａＡｓであり、チャンネルが浅いことがＨＥＭＴのゲー
トラグを大きくしているものと考えられる。
【００１０】本発明の目的は、ＨＥＭＴにおいて高電流
密度，高耐圧化を実現しつつ高周波特性を改善した半導
体装置を提供することにある。
密度，高耐圧化を実現しつつ高周波特性を改善した半導
体装置を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、二段リセス構造を有
し、電子移動度が高い半導体装置であって、二段リセス
構造は、ヘテロ接合構造の半導体層に広い開口をもって
凹状に形成された広いリセスと、前記広いリセス内に狭
い開口をもって凹状に形成された狭いリセスとからなる
ものであり、前記広いリセスの開口縁部には、ソース，
ドレイン電極が設けられ、前記狭いリセスにはゲート電
極が埋め込まれており、前記ゲート電極が埋め込まれた
狭いリセスの深さと、前記ゲート電極に隣接した広いリ
セス真下の半導体層におけるキャリア濃度の平均値との
積により、ドレイン電流の周波数応答性を制御したもの
である。
め、本発明に係る半導体装置は、二段リセス構造を有
し、電子移動度が高い半導体装置であって、二段リセス
構造は、ヘテロ接合構造の半導体層に広い開口をもって
凹状に形成された広いリセスと、前記広いリセス内に狭
い開口をもって凹状に形成された狭いリセスとからなる
ものであり、前記広いリセスの開口縁部には、ソース，
ドレイン電極が設けられ、前記狭いリセスにはゲート電
極が埋め込まれており、前記ゲート電極が埋め込まれた
狭いリセスの深さと、前記ゲート電極に隣接した広いリ
セス真下の半導体層におけるキャリア濃度の平均値との
積により、ドレイン電流の周波数応答性を制御したもの
である。
【００１２】また前記ゲート電極に隣接した広いリセス
真下の半導体層の表面キャリア濃度は、ゲート電極真下
の半導体層のキャリア濃度と同じ、或いはそれ以上に設
定し、前記ゲート電極が埋め込まれた狭いリセスの深さ
と、前記ゲート電極に隣接した広いリセス真下の半導体
層におけるキャリア濃度の平均値との積を、１．６×１
０11ｃｍ-2以上の条件に設定したものである。
真下の半導体層の表面キャリア濃度は、ゲート電極真下
の半導体層のキャリア濃度と同じ、或いはそれ以上に設
定し、前記ゲート電極が埋め込まれた狭いリセスの深さ
と、前記ゲート電極に隣接した広いリセス真下の半導体
層におけるキャリア濃度の平均値との積を、１．６×１
０11ｃｍ-2以上の条件に設定したものである。
【００１３】また前記設定条件のうちリセスの深さを大
きくしたものである。
きくしたものである。
【００１４】また前記設定条件のうちキャリア濃度を濃
くしたものである。
くしたものである。
【００１５】また前記半導体層上に不純物濃度が異なる
別の半導体層を積層して、リセスの深さ，キャリア濃度
を変化させたものである。
別の半導体層を積層して、リセスの深さ，キャリア濃度
を変化させたものである。
【００１６】
【作用】ゲート電極が埋め込まれた狭いリセスの深さ
と、ゲート電極に隣接した広いリセス真下の半導体層に
おけるキャリア濃度の平均値との積により、ドレイン電
流の周波数応答性を制御する。
と、ゲート電極に隣接した広いリセス真下の半導体層に
おけるキャリア濃度の平均値との積により、ドレイン電
流の周波数応答性を制御する。
【００１７】
【実施例】以下、本発明の実施例を図により説明する。
【００１８】（実施例１）図１は本発明の実施例１を示
す断面図である。
す断面図である。
【００１９】図において本発明に係る半導体装置は、二
段リセス構造を有し、電子移動度が高い半導体装置を対
象としたものである。
段リセス構造を有し、電子移動度が高い半導体装置を対
象としたものである。
【００２０】前記二段リセス構造は、ヘテロ接合構造の
半導体層１０５に広い開口をもって凹状に形成された広
いリセス１１１ａと、広いリセス１１１ａ内に狭い開口
をもって凹状に形成された狭いリセス１１１ｂとからな
っており、広いリセス１１１ａの開口縁部にはソース１
０８，ドレイン１０９の電極が設けられ、狭いリセス１
１１ｂにはゲート電極１０７が埋め込まれている。
半導体層１０５に広い開口をもって凹状に形成された広
いリセス１１１ａと、広いリセス１１１ａ内に狭い開口
をもって凹状に形成された狭いリセス１１１ｂとからな
っており、広いリセス１１１ａの開口縁部にはソース１
０８，ドレイン１０９の電極が設けられ、狭いリセス１
１１ｂにはゲート電極１０７が埋め込まれている。
【００２１】本発明は基本的には、ゲート電極１０７が
埋め込まれた狭いリセス１１１ｂの深さｔと、ゲート電
極１０７に隣接した広いリセス１１１ａ真下の半導体層
１１０におけるキャリア濃度ＮDの平均値との積ｔ・ＮD
により、ドレイン電流の周波数応答性を制御したもので
あり、詳細にはゲート電極１０７に隣接した広いリセス
１１１ａ真下の半導体層１１０の表面キャリア濃度は、
ゲート電極１０７真下の半導体層１０５のキャリア濃度
と同じ、或いはそれ以上に設定し、ゲート電極１０７が
埋め込まれた狭いリセス１１１ｂの深さｔと、ゲート電
極１０７に隣接した広いリセス１１１ａ真下の半導体層
１１０におけるキャリア濃度ＮDの平均値との積ｔ・ＮD
を、１．６×１０11ｃｍ-2以上の条件に設定している。
埋め込まれた狭いリセス１１１ｂの深さｔと、ゲート電
極１０７に隣接した広いリセス１１１ａ真下の半導体層
１１０におけるキャリア濃度ＮDの平均値との積ｔ・ＮD
により、ドレイン電流の周波数応答性を制御したもので
あり、詳細にはゲート電極１０７に隣接した広いリセス
１１１ａ真下の半導体層１１０の表面キャリア濃度は、
ゲート電極１０７真下の半導体層１０５のキャリア濃度
と同じ、或いはそれ以上に設定し、ゲート電極１０７が
埋め込まれた狭いリセス１１１ｂの深さｔと、ゲート電
極１０７に隣接した広いリセス１１１ａ真下の半導体層
１１０におけるキャリア濃度ＮDの平均値との積ｔ・ＮD
を、１．６×１０11ｃｍ-2以上の条件に設定している。
【００２２】次に本発明を具体例を用いて説明する。図
１において、ＧａＡｓ基板にＭＯＣＶＤにより、ｎ+Ｇ
ａＡｓ／ｎＡｌxＧａ1-xＡｓ／ｎ+ＡｌxＧａ1-xＡｓ／
ＩｎyＧａ1-yＡｓ／ＧａＡｓのヘテロ接合構造が形成さ
れている。ここで、１０１は半絶縁ＧａＡｓ基板，１０
２はＧａＡｓ層，１０３はＩｎyＧａ1-yＡｓ層，１０４
はｎ+ＡｌxＧａ1-xＡｓ層，１０５はｎＡｌxＧａ1-xＡ
ｓ層，１０６はｎ+ＧａＡｓ層，１０８はＡｕ／Ｎｉ／
ＡｕＧｅ合金によるソース電極，１０９はＡｕ／Ｎｉ／
ＡｕＧｅ合金によるドレイン電極である。
１において、ＧａＡｓ基板にＭＯＣＶＤにより、ｎ+Ｇ
ａＡｓ／ｎＡｌxＧａ1-xＡｓ／ｎ+ＡｌxＧａ1-xＡｓ／
ＩｎyＧａ1-yＡｓ／ＧａＡｓのヘテロ接合構造が形成さ
れている。ここで、１０１は半絶縁ＧａＡｓ基板，１０
２はＧａＡｓ層，１０３はＩｎyＧａ1-yＡｓ層，１０４
はｎ+ＡｌxＧａ1-xＡｓ層，１０５はｎＡｌxＧａ1-xＡ
ｓ層，１０６はｎ+ＧａＡｓ層，１０８はＡｕ／Ｎｉ／
ＡｕＧｅ合金によるソース電極，１０９はＡｕ／Ｎｉ／
ＡｕＧｅ合金によるドレイン電極である。
【００２３】ｎＡｌxＧａ1-xＡｓ層（半導体層）１０５
の不純物濃度ＮDは１×１０17ｃｍ- 3となっており、狭
いリセス１１１ｂの深さｔは１６ｎｍ以上の深さに形成
されている。
の不純物濃度ＮDは１×１０17ｃｍ- 3となっており、狭
いリセス１１１ｂの深さｔは１６ｎｍ以上の深さに形成
されている。
【００２４】したがってゲート電極１０７が埋め込まれ
た狭いリセス１１１ｂの深さｔと、ゲート電極１０７に
隣接した広いリセス１１１ａ真下のＡｌＧａＡｓ層１１
０のキャリア濃度ＮDの平均値との積はＮD・ｔ≧１．６
×１０11ｃｍ-2の条件を満たしている。この実施例のパ
ルス電流はＤＣ電流の９０％以上となり、ゲートラグの
問題はほぼ解消できている。
た狭いリセス１１１ｂの深さｔと、ゲート電極１０７に
隣接した広いリセス１１１ａ真下のＡｌＧａＡｓ層１１
０のキャリア濃度ＮDの平均値との積はＮD・ｔ≧１．６
×１０11ｃｍ-2の条件を満たしている。この実施例のパ
ルス電流はＤＣ電流の９０％以上となり、ゲートラグの
問題はほぼ解消できている。
【００２５】図３は狭いリセス１１ｂの深さｔと、ゲー
ト電極１０７に隣接した広いリセス１１１ａ真下のＡｌ
ＧａＡｓ層（半導体層）１１０のキャリア濃度ＮDとの
積ＮD・ｔを変数として、パルス電流をＤＣ電流の比す
なわちゲートラグを測定した図である。図３から明らか
なように実験した結果、変数ＮD・ｔが１．６×１０11
ｃｍ-2のときゲートラグが９０％となり、リセス１１１
ｂの深さｔを大きくとるか、ゲート電極１０７に隣接し
たＡｌＧａＡｓ層１１０のキャリア濃度ＮDを濃くする
ことにより、更にゲートラグを改善できるのがわかる。
ト電極１０７に隣接した広いリセス１１１ａ真下のＡｌ
ＧａＡｓ層（半導体層）１１０のキャリア濃度ＮDとの
積ＮD・ｔを変数として、パルス電流をＤＣ電流の比す
なわちゲートラグを測定した図である。図３から明らか
なように実験した結果、変数ＮD・ｔが１．６×１０11
ｃｍ-2のときゲートラグが９０％となり、リセス１１１
ｂの深さｔを大きくとるか、ゲート電極１０７に隣接し
たＡｌＧａＡｓ層１１０のキャリア濃度ＮDを濃くする
ことにより、更にゲートラグを改善できるのがわかる。
【００２６】（実施例２）図２は本発明の実施例２を示
す断面図である。図２においてＧａＡｓ基板にＭＯＣＶ
Ｄによりｎ+ＧａＡｓ／ｎ+ＡｌxＧａ1-xＡｓ／ｎＡｌx
Ｇａ1 -xＡｓ／ｎ+ＡｌxＧａ1-xＡｓ／ＩｎyＧａ1-yＡｓ
／ＧａＡｓのヘテロ接合構造が形成している。
す断面図である。図２においてＧａＡｓ基板にＭＯＣＶ
Ｄによりｎ+ＧａＡｓ／ｎ+ＡｌxＧａ1-xＡｓ／ｎＡｌx
Ｇａ1 -xＡｓ／ｎ+ＡｌxＧａ1-xＡｓ／ＩｎyＧａ1-yＡｓ
／ＧａＡｓのヘテロ接合構造が形成している。
【００２７】本実施例が実施例１と異なる点は、ｎＡｌ
xＧａ1-xＡｓ層１０５上にｎ+ＡｌxＧａ1-xＡｓ層１１
２を付加したことにあり、ｎ+ＡｌxＧａ1-xＡｓ層（半
導体層）１１２の不純物濃度は１×１０18ｃｍ-3，その
厚さは５ｎｍであり、狭いリセス１１１ｂの深さは１０
ｎｍとなっている。したがってゲート電極１０７に隣接
した広いリセス１１１ａ真下のｎ+ＡｌxＧａ1-xＡｓ層
１１２の平均値ＮD2と、リセス１１ｂの深さｔ2の積は
ＮD2・ｔ2＝５．５×１０11ｃｍ-2となっており、この
場合にはゲートラグはほぼ１００％改善される。
xＧａ1-xＡｓ層１０５上にｎ+ＡｌxＧａ1-xＡｓ層１１
２を付加したことにあり、ｎ+ＡｌxＧａ1-xＡｓ層（半
導体層）１１２の不純物濃度は１×１０18ｃｍ-3，その
厚さは５ｎｍであり、狭いリセス１１１ｂの深さは１０
ｎｍとなっている。したがってゲート電極１０７に隣接
した広いリセス１１１ａ真下のｎ+ＡｌxＧａ1-xＡｓ層
１１２の平均値ＮD2と、リセス１１ｂの深さｔ2の積は
ＮD2・ｔ2＝５．５×１０11ｃｍ-2となっており、この
場合にはゲートラグはほぼ１００％改善される。
【００２８】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極が埋め込まれた狭いリセスの深さと、ゲート電
極に隣接した広いリセス真下の半導体層におけるキャリ
ア濃度の平均値との差により、ドレイン電流の周波数応
答性を制御することができ、高電流密度，高耐圧化を実
現して高周波特性を改善することができる。
ート電極が埋め込まれた狭いリセスの深さと、ゲート電
極に隣接した広いリセス真下の半導体層におけるキャリ
ア濃度の平均値との差により、ドレイン電流の周波数応
答性を制御することができ、高電流密度，高耐圧化を実
現して高周波特性を改善することができる。
【００２９】さらにゲート電極に隣接した広いリセス真
下の半導体層表面キャリア濃度をゲート電極真下の半導
体層のキャリア濃度と同じ、或いはそれ以上とし、かつ
ゲート電極が埋め込まれた狭いリセスの深さと、ゲート
電極に隣接した広いリセス真下の半導体層のキャリア濃
度の平均値との積を１．６×１０11ｃｍ-2以上にするこ
とにより、ゲートラグの問題のないＨＥＭＴを得ること
ができ、高密度・電流化，高耐圧化を実現して高周波出
力を得ることができる。すなわちドレイン・ゲート電圧
を１５Ｖにしても最大ドレイン電流密度５００ｍＡ，周
波数４５ＧＨｚのとき飽和出力は３５０ｍＷ／ｍｍのも
のが得られ、高耐圧化しても出力をほとんど低下させる
ことがない。
下の半導体層表面キャリア濃度をゲート電極真下の半導
体層のキャリア濃度と同じ、或いはそれ以上とし、かつ
ゲート電極が埋め込まれた狭いリセスの深さと、ゲート
電極に隣接した広いリセス真下の半導体層のキャリア濃
度の平均値との積を１．６×１０11ｃｍ-2以上にするこ
とにより、ゲートラグの問題のないＨＥＭＴを得ること
ができ、高密度・電流化，高耐圧化を実現して高周波出
力を得ることができる。すなわちドレイン・ゲート電圧
を１５Ｖにしても最大ドレイン電流密度５００ｍＡ，周
波数４５ＧＨｚのとき飽和出力は３５０ｍＷ／ｍｍのも
のが得られ、高耐圧化しても出力をほとんど低下させる
ことがない。
【図面の簡単な説明】
【図１】本発明の実施例１を示す断面図である。
【図２】本発明による実施例２を示す断面図である。
【図３】広いリセス真下の半導体層の表面キャリア濃度
と狭いリセスの深さとの積に対応したドレイン電流の周
波数応答性を示す図である。
と狭いリセスの深さとの積に対応したドレイン電流の周
波数応答性を示す図である。
【図４】従来技術を示す断面図である。
１０１ ＧａＡｓ基板 １０２ ＧａＡｓ層 １０３ ＩｎyＧａ1-yＡｓ層 １０４ ｎ+ＡｌxＧａ1-xＡｓ層 １０５ ｎＡｌxＧａ1-xＡｓ層 １０６ ｎ+ＧａＡｓ層 １０７ ゲート電極 １０８ ソース電極 １０９ ドレイン電極 １１０ ｎ+ＡｌxＧａ1-xＡｓ層 １１１ａ 広いリセス １１１ｂ 狭いリセス １１２ ｎ+ＡｌxＧａ1-xＡｓ層
Claims (5)
- 【請求項１】 二段リセス構造を有し、電子移動度が高
い半導体装置であって、 二段リセス構造は、ヘテロ接合構造の半導体層に広い開
口をもって凹状に形成された広いリセスと、前記広いリ
セス内に狭い開口をもって凹状に形成された狭いリセス
とからなるものであり、 前記広いリセスの開口縁部には、ソース，ドレイン電極
が設けられ、前記狭いリセスにはゲート電極が埋め込ま
れており、 前記ゲート電極が埋め込まれた狭いリセスの深さと、前
記ゲート電極に隣接した広いリセス真下の半導体層にお
けるキャリア濃度の平均値との積により、ドレイン電流
の周波数応答性を制御したものであることを特徴とする
半導体装置。 - 【請求項２】 前記ゲート電極に隣接した広いリセス真
下の半導体層の表面キャリア濃度は、ゲート電極真下の
半導体層のキャリア濃度と同じ、或いはそれ以上に設定
し、 前記ゲート電極が埋め込まれた狭いリセスの深さと、前
記ゲート電極に隣接した広いリセス真下の半導体層にお
けるキャリア濃度の平均値との積を、１．６×１０11ｃ
ｍ-2以上の条件に設定したものであることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記設定条件のうちリセスの深さを大き
くしたものであることを特徴とする請求項２に記載の半
導体装置。 - 【請求項４】 前記設定条件のうちキャリア濃度を濃く
したものであることを特徴とする請求項２に記載の半導
体装置。 - 【請求項５】 前記半導体層上に不純物濃度が異なる別
の半導体層を積層して、リセスの深さ，キャリア濃度を
変化させたものであることを特徴とする請求項２に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15945495A JP2689960B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15945495A JP2689960B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098283A true JPH098283A (ja) | 1997-01-10 |
| JP2689960B2 JP2689960B2 (ja) | 1997-12-10 |
Family
ID=15694121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15945495A Expired - Lifetime JP2689960B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689960B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961660A (en) * | 1987-12-28 | 1990-10-09 | Sharp Kabushiki Kaisha | Method for correcting mistypes in an electric typewriter |
| US6274893B1 (en) | 1998-06-15 | 2001-08-14 | Fujitsu Quantum Devices Limited | Compound semiconductor device and method of manufacturing the same |
| DE102007028920A1 (de) * | 2006-10-12 | 2008-04-24 | Mitsubishi Electric Corp. | Feldeffekttransistor und Verfahren zur Herstellung desselben |
-
1995
- 1995-06-26 JP JP15945495A patent/JP2689960B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961660A (en) * | 1987-12-28 | 1990-10-09 | Sharp Kabushiki Kaisha | Method for correcting mistypes in an electric typewriter |
| US6274893B1 (en) | 1998-06-15 | 2001-08-14 | Fujitsu Quantum Devices Limited | Compound semiconductor device and method of manufacturing the same |
| US6395588B2 (en) | 1998-06-15 | 2002-05-28 | Fujitsu Quantum Devices Limited | Compound semiconductor device and method of manufacturing the same |
| DE102007028920A1 (de) * | 2006-10-12 | 2008-04-24 | Mitsubishi Electric Corp. | Feldeffekttransistor und Verfahren zur Herstellung desselben |
| DE102007028920B4 (de) * | 2006-10-12 | 2009-09-10 | Mitsubishi Electric Corp. | Feldeffekttransistor mit einem in einer Siliziumnitridschicht gebildeten Hohlraum und Verfahren zur Herstellung desselben |
| US7642567B2 (en) | 2006-10-12 | 2010-01-05 | Mitsubishi Electric Corporation | Field-effect transistor and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689960B2 (ja) | 1997-12-10 |
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