JPH0335537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0335537A JPH0335537A JP17037289A JP17037289A JPH0335537A JP H0335537 A JPH0335537 A JP H0335537A JP 17037289 A JP17037289 A JP 17037289A JP 17037289 A JP17037289 A JP 17037289A JP H0335537 A JPH0335537 A JP H0335537A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 14
- 238000000151 deposition Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 abstract 1
- 238000001312 dry etching Methods 0.000 description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000010902 straw Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、
ゲート電極と電子供給層とのコンタクトを容易に、かつ
安定に形成することができる半導体装置の製造方法を提
供することを目的とし、基板上にチャネル層、電子供給
層及びキャップ層を順次形成する工程と、該キャップ層
上に第１の開口部を有するレジスト膜を形成する工程と
、該第１の開口部内の該レジスト膜側壁に側壁絶縁膜を
形成するとともに該側壁絶縁膜間に該キャップ層を露出
させる工程と、該側壁絶縁膜間の露出された該キャップ
層を選択的にエツチングして第２の開口部を形成すると
ともに該電子供給層を露出させる工程と、該レジスト膜
を除去して該キャツブ層を露出させる工程と、露出され
た該キャ・ツブ層とコンタクトを採るようにソース／ド
レイン電極を形成するとともに露出された該電子供給層
とコンタクトを採るようにゲート電極を形成する工程と
を含むように構成する。
安定に形成することができる半導体装置の製造方法を提
供することを目的とし、基板上にチャネル層、電子供給
層及びキャップ層を順次形成する工程と、該キャップ層
上に第１の開口部を有するレジスト膜を形成する工程と
、該第１の開口部内の該レジスト膜側壁に側壁絶縁膜を
形成するとともに該側壁絶縁膜間に該キャップ層を露出
させる工程と、該側壁絶縁膜間の露出された該キャップ
層を選択的にエツチングして第２の開口部を形成すると
ともに該電子供給層を露出させる工程と、該レジスト膜
を除去して該キャツブ層を露出させる工程と、露出され
た該キャ・ツブ層とコンタクトを採るようにソース／ド
レイン電極を形成するとともに露出された該電子供給層
とコンタクトを採るようにゲート電極を形成する工程と
を含むように構成する。
本発明は、高電子移動度トランジスタ（ＨＥＭＴ）等の
半導体装置の製造方法に適用することができ、詳しくは
特に、ゲート電極と電子供給層とのコンタクトを容易に
、かつ安定に形成することができる半導体装置の製造方
法に関する。
半導体装置の製造方法に適用することができ、詳しくは
特に、ゲート電極と電子供給層とのコンタクトを容易に
、かつ安定に形成することができる半導体装置の製造方
法に関する。
近時、高速化、高集積化の要求されるＩＣ等に用いられ
るノンアロイオーミンクコンタクトを有するＨ Ｅ Ｍ
’Ｉ’はより簡便に作製することが要求されている。
るノンアロイオーミンクコンタクトを有するＨ Ｅ Ｍ
’Ｉ’はより簡便に作製することが要求されている。
第３図（ａ）〜（ｈ）は従来の半導体装置の製造方法を
説明する図である０図示例はＨＥＭＴの製造方法に適用
する場合である。
説明する図である０図示例はＨＥＭＴの製造方法に適用
する場合である。
この図において、３１は例えばＧ ａ Ａ ｓからなる
基板、３２は例えばｉ−Ｃ；ａＡｓからなるチャネル層
、３３は例えばｎ−ＡｆＧａＡｓからなる電子供給層、
３４は例えばｎ” −ＩｎＧａＡｓからなるキャップ層
、３５ａ、３５ｂは例えば５ｉＯＮからなる絶縁膜、３
６ａ、３６ｂはレジスト膜、３７ａ、３７ｂ、３７ｃ、
３７ｄ、３７ｅ、３７ｆ、３７ｇは開口部、３８ａは例
えばＡｉからなるノンアロイオーミックコンタクトとし
て形成されるソース／ドレイン電極、３８ｂは例えばＡ
２からなるゲート電極である。
基板、３２は例えばｉ−Ｃ；ａＡｓからなるチャネル層
、３３は例えばｎ−ＡｆＧａＡｓからなる電子供給層、
３４は例えばｎ” −ＩｎＧａＡｓからなるキャップ層
、３５ａ、３５ｂは例えば５ｉＯＮからなる絶縁膜、３
６ａ、３６ｂはレジスト膜、３７ａ、３７ｂ、３７ｃ、
３７ｄ、３７ｅ、３７ｆ、３７ｇは開口部、３８ａは例
えばＡｉからなるノンアロイオーミックコンタクトとし
て形成されるソース／ドレイン電極、３８ｂは例えばＡ
２からなるゲート電極である。
次に、その製造方法について説明する。
まず、第３図（ａ）に示すように、例えばＭＢＥ法によ
りＧａＡｓからなる基板３１上に１−ＧａＡｓ、ｎ−Ａ
ｊｌ！ＧａＡｓ、ｎ” −１ｎＧａＡｓを順次エピタキ
シャル成長してチャネル層３２、電子供給Ｎ３３及びキ
ャップ層３４を形成した後、例えばＣＶＤ法によりキャ
ップ層３４上に５ｉＯＮを堆積して絶縁膜３５ａを形成
する。次いで、フォトレジストを全面に塗布した後、露
光・現像によりフォトレジストをバターニングしてレジ
スト膜３６ａを形成する。この時、レジスト膜３６ａに
開口部３７ａが形成され開口部３７ａ内に絶縁膜３５ａ
が露出される。
りＧａＡｓからなる基板３１上に１−ＧａＡｓ、ｎ−Ａ
ｊｌ！ＧａＡｓ、ｎ” −１ｎＧａＡｓを順次エピタキ
シャル成長してチャネル層３２、電子供給Ｎ３３及びキ
ャップ層３４を形成した後、例えばＣＶＤ法によりキャ
ップ層３４上に５ｉＯＮを堆積して絶縁膜３５ａを形成
する。次いで、フォトレジストを全面に塗布した後、露
光・現像によりフォトレジストをバターニングしてレジ
スト膜３６ａを形成する。この時、レジスト膜３６ａに
開口部３７ａが形成され開口部３７ａ内に絶縁膜３５ａ
が露出される。
次に、第３図（ｂ）に示すように、異方性のドライエツ
チングによりレジスト膜３６ａをマスクとして開口部３
７ａ内の絶縁１１１３５ａを選択的にエツチングして開
口部３７ｂを形成する。この時、開口部３７ｂ内にキャ
ップ層３４が露出される。
チングによりレジスト膜３６ａをマスクとして開口部３
７ａ内の絶縁１１１３５ａを選択的にエツチングして開
口部３７ｂを形成する。この時、開口部３７ｂ内にキャ
ップ層３４が露出される。
次に、第３図（Ｃ）に示すように、異方性のドライエツ
チングによりレジスト膜３６ａ及び絶縁膜３５ａをマス
クとして開口部３７ｂ内のキャップ層３４を選択的にエ
ツチングして開口部３７ｃを形成する。
チングによりレジスト膜３６ａ及び絶縁膜３５ａをマス
クとして開口部３７ｂ内のキャップ層３４を選択的にエ
ツチングして開口部３７ｃを形成する。
この時、開口部３７ｃ内に電子供給層３３が露出される
。
。
次に、第３図（ｄ）に示すように、レジスト膜３６ａを
除去した後、例えばＣＶＤ法により開口部３７ｂ、３７
ｃを覆うように５ｉＯＮを堆積して絶縁膜３５ｂを形成
する。
除去した後、例えばＣＶＤ法により開口部３７ｂ、３７
ｃを覆うように５ｉＯＮを堆積して絶縁膜３５ｂを形成
する。
次に、第３図（ｅ）に示すうよに、異方性のドライエツ
チングにより絶縁膜３５ｂをエッチバックしてキャップ
層３４側壁に側壁絶縁膜として絶縁膜３５ｂが残るよう
にゲート電極形成のための開口部３７ｄを形成する。こ
の時、開口部３７ｄ内の絶縁膜３５ｂ間に電子供給Ｊｉ
３３が露出される。
チングにより絶縁膜３５ｂをエッチバックしてキャップ
層３４側壁に側壁絶縁膜として絶縁膜３５ｂが残るよう
にゲート電極形成のための開口部３７ｄを形成する。こ
の時、開口部３７ｄ内の絶縁膜３５ｂ間に電子供給Ｊｉ
３３が露出される。
次に、第３図（ｆ）に示すように、フォトレジスタを全
面に塗布した後、露光・現像によりフォトレジストをパ
ターニングして開口部３７ｅ、３７ｆを形成する。ここ
での開口部３７ｅはノンアロイオーミックコンタクトと
してのソース／ドレイン電極に対応するレジスト領域が
除去されて形成され、開口部３７ｆはゲート電極に対応
するレジスト領域が除去されて形成される。そして、開
口部３７ｅ内に絶縁膜３５ｂが露出され、開口部３７ｄ
、３７ｆ内に電子供給層３３が露出される。
面に塗布した後、露光・現像によりフォトレジストをパ
ターニングして開口部３７ｅ、３７ｆを形成する。ここ
での開口部３７ｅはノンアロイオーミックコンタクトと
してのソース／ドレイン電極に対応するレジスト領域が
除去されて形成され、開口部３７ｆはゲート電極に対応
するレジスト領域が除去されて形成される。そして、開
口部３７ｅ内に絶縁膜３５ｂが露出され、開口部３７ｄ
、３７ｆ内に電子供給層３３が露出される。
次に、第３図（ｇ）に示すように、異方性のドライエツ
チングによりレジスト膜３６ｂをマスクとして絶縁膜３
５ｂ、３５ａを選択的にエツチングして開口部３７ｇを
形成する。この時、開口部３７ｇ内にキャップ層３４が
露出される。
チングによりレジスト膜３６ｂをマスクとして絶縁膜３
５ｂ、３５ａを選択的にエツチングして開口部３７ｇを
形成する。この時、開口部３７ｇ内にキャップ層３４が
露出される。
次に、例えばスパッタ法により開口部３７ｇ内のキャッ
プ層３４とノンアロイオーミソクコンタクトを採るよう
にＡ層を蒸着してソース／ドレイン電極３８ａを形成す
るとともに、開口部３７ｄ内の電子供給層３３とコンタ
クトを採るようにＡｌを蒸着してゲート電極３８ｂを形
成する。この時、レジスト膜３６ｂ上にもＡＪからなる
金属層が形成される。
プ層３４とノンアロイオーミソクコンタクトを採るよう
にＡ層を蒸着してソース／ドレイン電極３８ａを形成す
るとともに、開口部３７ｄ内の電子供給層３３とコンタ
クトを採るようにＡｌを蒸着してゲート電極３８ｂを形
成する。この時、レジスト膜３６ｂ上にもＡＪからなる
金属層が形成される。
そして、例えばリフトオフ法によりレジスト膜３６ｂ及
び金属層を除去することにより、第３図（ｈ）に示すよ
うな構造の半導体装置が完成する。
び金属層を除去することにより、第３図（ｈ）に示すよ
うな構造の半導体装置が完成する。
しかしながら、このような従来の半導体装置の製造方法
にあっては、第３図（ｆ）に示すゲート電極形成のため
の開口部３７ｄに対してレジスト膜３６ｂのマスク位置
合わせが非常に困難であるため、このレジスト膜３６ｂ
をマスクとして形成されるゲート電極３８ｂと電子供給
層３３との良好なコンタクトを行うのが困難であるとい
う問題があった。これは、高集積化される程顕著になり
特に開口部３７ｄの開口幅が１μ鴎以下になると顕著に
なる。具体的には第４図（ａ）に示す如く、レジスト膜
３６ｂが開口部３７ｄに対してずれて形成され易く、こ
れに伴い第４図（ｂ）に示す如く、ゲート電極３８ｂが
電子供給層３３とコンタクトされずに形成されてしまい
、トランジスタ動作しなくなってしまうのである。
にあっては、第３図（ｆ）に示すゲート電極形成のため
の開口部３７ｄに対してレジスト膜３６ｂのマスク位置
合わせが非常に困難であるため、このレジスト膜３６ｂ
をマスクとして形成されるゲート電極３８ｂと電子供給
層３３との良好なコンタクトを行うのが困難であるとい
う問題があった。これは、高集積化される程顕著になり
特に開口部３７ｄの開口幅が１μ鴎以下になると顕著に
なる。具体的には第４図（ａ）に示す如く、レジスト膜
３６ｂが開口部３７ｄに対してずれて形成され易く、こ
れに伴い第４図（ｂ）に示す如く、ゲート電極３８ｂが
電子供給層３３とコンタクトされずに形成されてしまい
、トランジスタ動作しなくなってしまうのである。
また、ソース／ドレイン電極３８ｂとコンタクされる開
口部３７ｄ内の電子供給層３３は第３図（ｃ）及び第３
図（ｇ）で説明したように、２回の異方性ドライエツチ
ングを受けているためダメージを受は易く、ゲート電極
３８ｂと電子供給１ｉ３３との良好なコンタクトを行う
のが困難であるという問題があった。
口部３７ｄ内の電子供給層３３は第３図（ｃ）及び第３
図（ｇ）で説明したように、２回の異方性ドライエツチ
ングを受けているためダメージを受は易く、ゲート電極
３８ｂと電子供給１ｉ３３との良好なコンタクトを行う
のが困難であるという問題があった。
そこで本発明は、ゲート電極と電子供給層とのコンタク
トを容易に、かつ安定に形成することができる半導体装
置の製造方法を提供することを目的としている。
トを容易に、かつ安定に形成することができる半導体装
置の製造方法を提供することを目的としている。
本発明による半導体装置の製造方法は、上記目的達成の
ため、基板上にチャネル層、電子供給層及びキャップ層
を順次形成する工程と、該キャップ層上に第１の開口部
を有するレジスト膜を形成する工程と、該第１の開口部
内の該レジスト膜側壁に側壁絶縁膜を形成するとともに
該側壁絶縁膜間に該キャップ層を露出させる工程と、該
側壁絶縁膜間の露出された該キャップ層を選択的にエツ
チングして第２の開口部を形成するとともに該電子供給
層を露出させる工程と、該レジスト膜を除去して該キャ
ップ層を露出させる工程と、露出された該キャップ層と
コンタクトを採るようにソース／ドレイン電極を形成す
るとともに、露出された該電子供給層とコンタクトを採
るようにゲート電極を形成する工程とを含むものである
。
ため、基板上にチャネル層、電子供給層及びキャップ層
を順次形成する工程と、該キャップ層上に第１の開口部
を有するレジスト膜を形成する工程と、該第１の開口部
内の該レジスト膜側壁に側壁絶縁膜を形成するとともに
該側壁絶縁膜間に該キャップ層を露出させる工程と、該
側壁絶縁膜間の露出された該キャップ層を選択的にエツ
チングして第２の開口部を形成するとともに該電子供給
層を露出させる工程と、該レジスト膜を除去して該キャ
ップ層を露出させる工程と、露出された該キャップ層と
コンタクトを採るようにソース／ドレイン電極を形成す
るとともに、露出された該電子供給層とコンタクトを採
るようにゲート電極を形成する工程とを含むものである
。
本発明は、第１図（ａ）〜（ｆ）に示すように、基板３
１上にチャネル層３２、電子供給Ｎ３３及びキャップ層
３４が順次形成され、キャップ層３４上に第１の開口部
２を有するレジスト膜１が形成された後、第１の開口部
２内のレジスト膜１側壁に側壁絶縁膜４が形成されると
ともに、側壁絶縁膜４間にキャップ層３４が露出される
。次いで、側壁絶縁膜４間の露出されたキャップＮ３４
の選択的なエツチングにより第２の開口部５が形成され
るとともに電子供給層３３が露出され、レジスト膜１が
除去されてキャップ層３４が露出された後、露出された
キャップ層３４とコンタクトを採るようにソース／ドレ
イン電極３８ａが形成されるとともに露出された電子供
給層３３とコンタクトを採るようにゲート電極３８ｂが
形成される。
１上にチャネル層３２、電子供給Ｎ３３及びキャップ層
３４が順次形成され、キャップ層３４上に第１の開口部
２を有するレジスト膜１が形成された後、第１の開口部
２内のレジスト膜１側壁に側壁絶縁膜４が形成されると
ともに、側壁絶縁膜４間にキャップ層３４が露出される
。次いで、側壁絶縁膜４間の露出されたキャップＮ３４
の選択的なエツチングにより第２の開口部５が形成され
るとともに電子供給層３３が露出され、レジスト膜１が
除去されてキャップ層３４が露出された後、露出された
キャップ層３４とコンタクトを採るようにソース／ドレ
イン電極３８ａが形成されるとともに露出された電子供
給層３３とコンタクトを採るようにゲート電極３８ｂが
形成される。
したがって、第１図（ｄ）に示すように、従来のレジス
トで行うゲート電極３８ｂ形威のためのマスク位置合わ
せが必要でなくなり、予めゲート電極３８ｂ形戒のため
のマスクとなる側壁絶縁膜４を形成したため、ソース／
ドレイン電極３８ａの形成のためのレジストによるマス
ク位置合わせを行うだけでゲート電極３８ｂ及びソース
／ドレイン電極３８ａを同時に形成することができ、マ
スク位置合わせが従来よりも非常に容易となり、ゲート
電極３８ｂと電子供給７１３３とのコンタクトを容易に
行うことができるようになる。また、電子供給層３３は
従来までは２回の異方性ドライエツチングを受けていた
が、第１図（Ｃ）に示す如くウェットエツチングにさら
されるのみとなりダメージをほとんど受けない。このた
め、ゲート電極３８ｂと電子供給層３３とのコンタクト
を安定に形成することができるようになる。
トで行うゲート電極３８ｂ形威のためのマスク位置合わ
せが必要でなくなり、予めゲート電極３８ｂ形戒のため
のマスクとなる側壁絶縁膜４を形成したため、ソース／
ドレイン電極３８ａの形成のためのレジストによるマス
ク位置合わせを行うだけでゲート電極３８ｂ及びソース
／ドレイン電極３８ａを同時に形成することができ、マ
スク位置合わせが従来よりも非常に容易となり、ゲート
電極３８ｂと電子供給７１３３とのコンタクトを容易に
行うことができるようになる。また、電子供給層３３は
従来までは２回の異方性ドライエツチングを受けていた
が、第１図（Ｃ）に示す如くウェットエツチングにさら
されるのみとなりダメージをほとんど受けない。このた
め、ゲート電極３８ｂと電子供給層３３とのコンタクト
を安定に形成することができるようになる。
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｆ）は本発明に係る半導体装置の製造
方法の一実施例を説明する図である。図示例はＨＥＭＴ
の製造方法に適用する場合である。
方法の一実施例を説明する図である。図示例はＨＥＭＴ
の製造方法に適用する場合である。
この図において、第３図（ａ）〜（ｈ）と同一符号は同
一または相当部分を示し、１はポジ型フォトレジストか
らなるレジスト膜、２はレジスト膜ｌに形成された第１
の開口部、３は例えば５ｔＯＮからなる絶縁膜、４は例
えば５ｉＯＮからなる側壁絶縁膜、５はリセス溝として
機能する第２の開口部で、キャップ層３４に形成されて
いる。６はポジ型フォトレジストからなるレジスト膜、
７はレジスト膜６に形成された第３の開口部である。
一または相当部分を示し、１はポジ型フォトレジストか
らなるレジスト膜、２はレジスト膜ｌに形成された第１
の開口部、３は例えば５ｔＯＮからなる絶縁膜、４は例
えば５ｉＯＮからなる側壁絶縁膜、５はリセス溝として
機能する第２の開口部で、キャップ層３４に形成されて
いる。６はポジ型フォトレジストからなるレジスト膜、
７はレジスト膜６に形成された第３の開口部である。
次に、その製造方法について説明する。
まず、第１図（ａ）に示すように、例えばＭＢＥ法によ
りＧａＡｓからなる基板３１上にｉ −ＧａＡｓ、ｎ−
Ａｊ！ＧａＡｓ、ｎ”−１ｎＧａＡｓを順次エピタキシ
ャル成長して層厚が例えば５００人のチャネル層３２、
層厚が例えば３００人でキャリア濃度が例えば２ ＸＩ
Ｏ”ｃｍ−’の電子供給Ｎ３３及び層厚が例えば３００
０人でキャリア濃度が例えばｌＸ’ＩＯ”ｃａｍ−’の
キャップ層３４を形成し、キャップ層３４上にフォトレ
ジストを塗布した後、露光・現像によりフォトレジスト
をバターニングして第１の開口部２を有するレジスト膜
層を形成する。この時、第１の開口部２内にキャップ層
３４が露出される。次いで、例えば光ＣＶＤ法により第
１の開口部２を覆うように５ｉＯＮを堆積して膜厚が例
えば５０００人の絶縁膜３を形成する。
りＧａＡｓからなる基板３１上にｉ −ＧａＡｓ、ｎ−
Ａｊ！ＧａＡｓ、ｎ”−１ｎＧａＡｓを順次エピタキシ
ャル成長して層厚が例えば５００人のチャネル層３２、
層厚が例えば３００人でキャリア濃度が例えば２ ＸＩ
Ｏ”ｃｍ−’の電子供給Ｎ３３及び層厚が例えば３００
０人でキャリア濃度が例えばｌＸ’ＩＯ”ｃａｍ−’の
キャップ層３４を形成し、キャップ層３４上にフォトレ
ジストを塗布した後、露光・現像によりフォトレジスト
をバターニングして第１の開口部２を有するレジスト膜
層を形成する。この時、第１の開口部２内にキャップ層
３４が露出される。次いで、例えば光ＣＶＤ法により第
１の開口部２を覆うように５ｉＯＮを堆積して膜厚が例
えば５０００人の絶縁膜３を形成する。
次に、第１図（ｂ）に示すように、例えばＣＦ。
ガスとＣＨＦ、ガスの混合ガスによる異方性ドライエン
チングにより絶縁膜３をエソチバックして第１の開口部
２内のレジスト膜ｌ側壁に側壁絶縁膜４を形成するとと
もに、側壁絶縁膜４間にキャップ層３４を露出させる。
チングにより絶縁膜３をエソチバックして第１の開口部
２内のレジスト膜ｌ側壁に側壁絶縁膜４を形成するとと
もに、側壁絶縁膜４間にキャップ層３４を露出させる。
次に、第１図（ｃ）に示すように、例えばＨ１ＰＯ２液
とＨｔＯｔ液の混合液によるウェットエツチングにより
レジスト膜１及び側壁絶縁膜４をマスクとして側壁絶縁
膜４間の露出されたキャップ層３４を選択的にエツチン
グして第２の開口部５を形成するとともに、第２の開口
部５内に電子供給層３３を露出させる。
とＨｔＯｔ液の混合液によるウェットエツチングにより
レジスト膜１及び側壁絶縁膜４をマスクとして側壁絶縁
膜４間の露出されたキャップ層３４を選択的にエツチン
グして第２の開口部５を形成するとともに、第２の開口
部５内に電子供給層３３を露出させる。
次に、第１図（ｄ）に示すように、レジスト膜層を除去
してキャップ層３４を露出させた後、フォトレジストを
塗布し、露光・現像によりフォトレジストのゲート電極
とソース／ドレイン電極に対応する領域を除去して第３
の開口部７を形成する。
してキャップ層３４を露出させた後、フォトレジストを
塗布し、露光・現像によりフォトレジストのゲート電極
とソース／ドレイン電極に対応する領域を除去して第３
の開口部７を形成する。
この時に、レジスト膜６に第３の開口部７が形成され、
第３の開口部７内にキャップ層３４が露出されるととも
に、第２の開口部５を介して電子供給１Ｊ３３が露出さ
れる。
第３の開口部７内にキャップ層３４が露出されるととも
に、第２の開口部５を介して電子供給１Ｊ３３が露出さ
れる。
次に、第１図（ｅ）に示すように、例えばスパッタ法に
より第３の開口部７内の露出されたキャップ層３４とノ
ンアロイオー藁フタコンタクトを採るようにＡＩｌから
なるソース／ドレイン電極３８ａを形成するとともに、
第２の開口部５内の露出された電子供給層３３とコンタ
クトを採るようにゲート電極３８ｂを形成する。この時
、レジスト膜６上にもＡｌからなる金属層３８が形成さ
れる。
より第３の開口部７内の露出されたキャップ層３４とノ
ンアロイオー藁フタコンタクトを採るようにＡＩｌから
なるソース／ドレイン電極３８ａを形成するとともに、
第２の開口部５内の露出された電子供給層３３とコンタ
クトを採るようにゲート電極３８ｂを形成する。この時
、レジスト膜６上にもＡｌからなる金属層３８が形成さ
れる。
そして、リフトオフ法によりレジスト膜６及び金属層３
８を除去することにより、第１図（ｆ）に示すような構
造の半導体装置が完成する。
８を除去することにより、第１図（ｆ）に示すような構
造の半導体装置が完成する。
すなわち、上記実施例では、レジスト膜ｌ側壁にゲート
電極３８ｂ形戒のためのマスクとなる側壁絶縁膜４を予
め形成し、この側壁絶縁膜４を残した状態でレジスト膜
ｌのみを除去した後、ソース／ドレイン電極３８ａ形戒
のためのマスクとなるレジスト膜６を形成したため、第
１図（ｄ）に示すように、従来のゲート電極３８ｂ形戒
のために行うレジストでのマスク位置合わせが必要でな
くなり、ソース／ドレイン電極３８ｂ形成のために行う
レジストでのマスク位置合わせを行うだけでゲート電極
３８ｂ及びソース／ドレイン電極３８ａを同時に形成す
ることができるため、マスク位置合わせが従来よりも非
常に容易となり、ゲート電極３８ｂと電子供給層３３と
のコンタクトを容易に行うことができる。また、電子供
給層３３は従来までは２回の異方性ドライエソチングを
受けていたが、第１図（ｃ）に示す如くウェットエツチ
ングにさらされるのみとなりダメージをほとんど受けな
い、このため、ゲート電極３８ｂと電子供給層３３との
コンタクトを安定に形成することができる。また、ゲー
ト長を０．３μ麟程度で形成でき、短ゲート長を達成で
きる。
電極３８ｂ形戒のためのマスクとなる側壁絶縁膜４を予
め形成し、この側壁絶縁膜４を残した状態でレジスト膜
ｌのみを除去した後、ソース／ドレイン電極３８ａ形戒
のためのマスクとなるレジスト膜６を形成したため、第
１図（ｄ）に示すように、従来のゲート電極３８ｂ形戒
のために行うレジストでのマスク位置合わせが必要でな
くなり、ソース／ドレイン電極３８ｂ形成のために行う
レジストでのマスク位置合わせを行うだけでゲート電極
３８ｂ及びソース／ドレイン電極３８ａを同時に形成す
ることができるため、マスク位置合わせが従来よりも非
常に容易となり、ゲート電極３８ｂと電子供給層３３と
のコンタクトを容易に行うことができる。また、電子供
給層３３は従来までは２回の異方性ドライエソチングを
受けていたが、第１図（ｃ）に示す如くウェットエツチ
ングにさらされるのみとなりダメージをほとんど受けな
い、このため、ゲート電極３８ｂと電子供給層３３との
コンタクトを安定に形成することができる。また、ゲー
ト長を０．３μ麟程度で形成でき、短ゲート長を達成で
きる。
したがって、ＩＣの性能向上に寄与するところが大きい
。
。
なお、上記実施例では、キャップ層３４をｎ３ＩｎＧａ
Ａｓ層の１層のみで構成する場合について説明したが、
本発明はこれに限定されるものではなく、キャップ層３
４をｎ” −ＩｎＧａＡ３層とｎ−ＧａＡｓＮの２層で
構成する場合であってもよく、この場合、ＩＣを良好に
構成することができるという利点がある。以下、具体的
に図面を用いて説明する。
Ａｓ層の１層のみで構成する場合について説明したが、
本発明はこれに限定されるものではなく、キャップ層３
４をｎ” −ＩｎＧａＡ３層とｎ−ＧａＡｓＮの２層で
構成する場合であってもよく、この場合、ＩＣを良好に
構成することができるという利点がある。以下、具体的
に図面を用いて説明する。
第２図（ａ）〜（ｇ）は本発明に係る半導体装置の製造
方法の他の実施例を説明する図である。
方法の他の実施例を説明する図である。
この図において、第１図（ａ）〜（ｆ）と同一符号は同
一または相当部分を示し、１１はｎ−ＧａＡｓ層、１２
はｎ”−ＩｎＧａＡｓ層、１３はｎ＋ −ＩｎＧａＡｓ
層１２に形成された第１のリセス溝、１４はｎ−ＧａＡ
ｓ層１１に形成された第２のリセス溝である。
一または相当部分を示し、１１はｎ−ＧａＡｓ層、１２
はｎ”−ＩｎＧａＡｓ層、１３はｎ＋ −ＩｎＧａＡｓ
層１２に形成された第１のリセス溝、１４はｎ−ＧａＡ
ｓ層１１に形成された第２のリセス溝である。
なお、キャップ層３４はｎ−ＧａＡｓ層１１及びｎ゛−
ＩｎＧａＡｓ層１２から構成されている。
ＩｎＧａＡｓ層１２から構成されている。
次に、その製造方法について説明する。
まず、第２図（ａ）に示すように、例えばＭＢＥ法によ
りＧａＡｓからなる基板３１上にｉ −ＧａＡ３％ ｎ
−ＡｌＧａＡｓ、ｎ−ＧａＡｓ５ ｎ” −ＩｎＧａＡ
ｓを順次エピタキシャル成長して層厚が例えば５００人
のチャネル層３２、層厚が例えば３００人でキャリア濃
度が例えば２ ＸＩＯ”ｃｓ−’の電子供給層３３、及
び層厚が例えば５００人でキャリア濃度が例えば２ Ｘ
ＩＯ”ｃｍ−３のｎ−ＧａＡｓ層１１と層厚が例えば３
０００人でキャリア濃度が例えばｌｘｌＯ１９ｃｍ−’
のｎ“−ＩｎＧａＡｓ層１２とからなるキャップ層３４
を形成し、キャップ層３４上にフォトレジストを塗布し
た後、露光・現像によりフォトレジストをバターニング
して第１の開口部２を有するレジスト膜ｌを形成する。
りＧａＡｓからなる基板３１上にｉ −ＧａＡ３％ ｎ
−ＡｌＧａＡｓ、ｎ−ＧａＡｓ５ ｎ” −ＩｎＧａＡ
ｓを順次エピタキシャル成長して層厚が例えば５００人
のチャネル層３２、層厚が例えば３００人でキャリア濃
度が例えば２ ＸＩＯ”ｃｓ−’の電子供給層３３、及
び層厚が例えば５００人でキャリア濃度が例えば２ Ｘ
ＩＯ”ｃｍ−３のｎ−ＧａＡｓ層１１と層厚が例えば３
０００人でキャリア濃度が例えばｌｘｌＯ１９ｃｍ−’
のｎ“−ＩｎＧａＡｓ層１２とからなるキャップ層３４
を形成し、キャップ層３４上にフォトレジストを塗布し
た後、露光・現像によりフォトレジストをバターニング
して第１の開口部２を有するレジスト膜ｌを形成する。
この時、第１の開口部２内にキャップ層３４が露出され
る。次いで、例えば光ＣＶＤ法により第１の開口部２を
覆うように５ｉＯＮを堆積して膜厚が例えば５０００人
の絶縁膜３を形成する。
る。次いで、例えば光ＣＶＤ法により第１の開口部２を
覆うように５ｉＯＮを堆積して膜厚が例えば５０００人
の絶縁膜３を形成する。
次に、第２図（ｂ）に示すように、例えばＣＦ。
ガスとＣＨＦ！ガスの混合ガスによる異方性ドライエツ
チングにより絶縁膜３をエッチバックして第１の開口部
２内のレジスト膜ｌ側壁に側壁絶縁膜４を形成するとと
もに、側壁絶縁膜４間にキャップ層３４を露出させる０
次に、第２図（Ｃ）に示すように、例えばＨ，ＰＯ，液
とＨｔ Ｏ，液の混合液によるウェットエツチングによ
りレジスト膜１及び側壁絶縁膜４をマスクとして側壁絶
縁膜４間の露出されたキャップ層３４を選択的にエツチ
ングして第１のリセス溝１３を形成するとともにｎ−Ｇ
ａＡｓ層１層を露出させる。
チングにより絶縁膜３をエッチバックして第１の開口部
２内のレジスト膜ｌ側壁に側壁絶縁膜４を形成するとと
もに、側壁絶縁膜４間にキャップ層３４を露出させる０
次に、第２図（Ｃ）に示すように、例えばＨ，ＰＯ，液
とＨｔ Ｏ，液の混合液によるウェットエツチングによ
りレジスト膜１及び側壁絶縁膜４をマスクとして側壁絶
縁膜４間の露出されたキャップ層３４を選択的にエツチ
ングして第１のリセス溝１３を形成するとともにｎ−Ｇ
ａＡｓ層１層を露出させる。
次に、第２図（ｄ）に示すように、レジスト膜層を除去
してキャップ層３４を露出させた後、例えばＣＣ１，Ｆ
、ガスとＨｅガスの混合ガスによる異方性ドライエツチ
ングによりｎ−ＧａＡｓ層１層を選択的にエツチングし
て第２のリセス溝１４を形成することにより、第２のリ
セス溝１４と第１のリセス溝１３とから構成される第２
の開口部５を形成する。この時、第２の開口部５内に電
子供給層３３が露出される。
してキャップ層３４を露出させた後、例えばＣＣ１，Ｆ
、ガスとＨｅガスの混合ガスによる異方性ドライエツチ
ングによりｎ−ＧａＡｓ層１層を選択的にエツチングし
て第２のリセス溝１４を形成することにより、第２のリ
セス溝１４と第１のリセス溝１３とから構成される第２
の開口部５を形成する。この時、第２の開口部５内に電
子供給層３３が露出される。
次に、第２図＜８）に示すように、フォトレジストを塗
布し、露光・現像によりフォトレジストのゲート電極と
ソース／ドレイン電極に対応する領域を除去して第３の
開口部７を形成する。この時、第３の開口部７内にキャ
ップ層３４が露出されるとともに第２の開口部５を介し
て電子供給層３３が露出される。
布し、露光・現像によりフォトレジストのゲート電極と
ソース／ドレイン電極に対応する領域を除去して第３の
開口部７を形成する。この時、第３の開口部７内にキャ
ップ層３４が露出されるとともに第２の開口部５を介し
て電子供給層３３が露出される。
次に、第２図（ｆ）に示すように、例えばスパッタ法に
より第３の開口部７内の露出されたキャップ層３４とノ
ンアロイオー旦ンクコンタクトを採るように、＋１から
なるソース／ドレイン電極３８ａを形成するとともに、
第２の開口部５内の露出された電子供給層３３とコンタ
クトを採るようにゲート電極３８ｂを形成する。この時
、レジスト膜６上にもＡ′ｌからなる金属層３８が形成
される。
より第３の開口部７内の露出されたキャップ層３４とノ
ンアロイオー旦ンクコンタクトを採るように、＋１から
なるソース／ドレイン電極３８ａを形成するとともに、
第２の開口部５内の露出された電子供給層３３とコンタ
クトを採るようにゲート電極３８ｂを形成する。この時
、レジスト膜６上にもＡ′ｌからなる金属層３８が形成
される。
そして、リフトオフ法によりレジスト膜６及び金属層３
８を除去することにより、第２図（ｇ）に示すような構
造の半導体装置が完成する。
８を除去することにより、第２図（ｇ）に示すような構
造の半導体装置が完成する。
すなわち、上記実施例では、レジスト膜ｌ側壁にゲート
電極３８ｂ形威のためのマスクとなる側壁絶縁膜４を予
め形成し、この側壁絶縁膜４を残した状態でレジスト膜
１のみを除去した後、ソース／ドレイン電極３８ａ形戒
のためのマスクとなるレジスト膜６を形成したため、第
２図ＣＰ３）に示すように、従来のゲート電極３８ｂ形
成のために行うレジストでのマスク位置合わせが必要で
なくなり、ソース／ドレイン電極３８ｂ形戒のために行
うレジストでのマスク位置合わせを行うだけでゲート電
極３８ｂ及びソース／ドレイン電極３８ａを同時に形成
できるため、マスク位置合わせが容易となり、ゲート電
極３８ｂと電子供給層３３とのコンタクトを従来よりも
非常に容易に行うことができる。また、電子供給層３３
は従来までは２回の異方性ドライエソチングを受けてい
たが、第２回（ｄ）に示す如く１回の異方性ドライエツ
チングにさらされるのみとなりダメージを受は難くなる
。このため、ゲート電極３８ｂと電子供給層３３とのコ
ンタクトを安定に形成することができる。また、ゲート
長を０．３μｍ程度で形成でき、短ゲート長を達成でき
る。
電極３８ｂ形威のためのマスクとなる側壁絶縁膜４を予
め形成し、この側壁絶縁膜４を残した状態でレジスト膜
１のみを除去した後、ソース／ドレイン電極３８ａ形戒
のためのマスクとなるレジスト膜６を形成したため、第
２図ＣＰ３）に示すように、従来のゲート電極３８ｂ形
成のために行うレジストでのマスク位置合わせが必要で
なくなり、ソース／ドレイン電極３８ｂ形戒のために行
うレジストでのマスク位置合わせを行うだけでゲート電
極３８ｂ及びソース／ドレイン電極３８ａを同時に形成
できるため、マスク位置合わせが容易となり、ゲート電
極３８ｂと電子供給層３３とのコンタクトを従来よりも
非常に容易に行うことができる。また、電子供給層３３
は従来までは２回の異方性ドライエソチングを受けてい
たが、第２回（ｄ）に示す如く１回の異方性ドライエツ
チングにさらされるのみとなりダメージを受は難くなる
。このため、ゲート電極３８ｂと電子供給層３３とのコ
ンタクトを安定に形成することができる。また、ゲート
長を０．３μｍ程度で形成でき、短ゲート長を達成でき
る。
したがって、ＩＣの性能向上に寄与するところが大きい
。
。
本発明によれば、ゲート電極と電子供給層とのコンタク
トを容易に、かつ安定に形成することができるという効
果がある。
トを容易に、かつ安定に形成することができるという効
果がある。
第１図は本発明に係る半導体装置の製造方法の一実施例
を説明する図、 第２図は他の実施例の製造方法を説明する図、第３図は
従来例の製造方法を説明する図、第４図は従来例の課題
を説明する図である。 ｌ・・・・・・レジスト膜、 ２・・・・・・第１の開口部、 ３・・・・・・絶縁膜、 ４・・・・・・側壁絶縁膜、 ５・・・・・・第２の開口部、 ３１・・・・・・基板、 ３２・・・・・・チャネル層、 ３３・・・・・・電子供給層、 ３４・・・・・・キャップ層、 ３８ａ・・・・・・ソース／ドレイン電極、３８ｂ・・
・・・・ゲート電極。 ０ ＼−ノ 呂
を説明する図、 第２図は他の実施例の製造方法を説明する図、第３図は
従来例の製造方法を説明する図、第４図は従来例の課題
を説明する図である。 ｌ・・・・・・レジスト膜、 ２・・・・・・第１の開口部、 ３・・・・・・絶縁膜、 ４・・・・・・側壁絶縁膜、 ５・・・・・・第２の開口部、 ３１・・・・・・基板、 ３２・・・・・・チャネル層、 ３３・・・・・・電子供給層、 ３４・・・・・・キャップ層、 ３８ａ・・・・・・ソース／ドレイン電極、３８ｂ・・
・・・・ゲート電極。 ０ ＼−ノ 呂
Claims (1)
- 【特許請求の範囲】 基板上にチャネル層、電子供給層及びキャップ層を順次
形成する工程と、 該キャップ層上に第１の開口部を有するレジスト膜を形
成する工程と、 該第１の開口部内の該レジスト膜側壁に側壁絶縁膜を形
成するとともに該側壁絶縁膜間に該キャップ層を露出さ
せる工程と、 該側壁絶縁膜間の露出された該キャップ層を選択的にエ
ッチングして第２の開口部を形成するとともに該電子供
給層を露出させる工程と、 該レジスト膜を除去して該キャップ層を露出させる工程
と、 露出された該キャップ層とコンタクトを採るようにソー
ス／ドレイン電極を形成するとともに露出された該電子
供給層とコンタクトを採るようにゲート電極を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17037289A JPH0335537A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17037289A JPH0335537A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335537A true JPH0335537A (ja) | 1991-02-15 |
Family
ID=15903716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17037289A Pending JPH0335537A (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121448A (ja) * | 1991-10-29 | 1993-05-18 | Mitsubishi Electric Corp | 化合物半導体装置及びその製造方法 |
-
1989
- 1989-06-30 JP JP17037289A patent/JPH0335537A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121448A (ja) * | 1991-10-29 | 1993-05-18 | Mitsubishi Electric Corp | 化合物半導体装置及びその製造方法 |
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