JPS58102561A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58102561A JPS58102561A JP20126981A JP20126981A JPS58102561A JP S58102561 A JPS58102561 A JP S58102561A JP 20126981 A JP20126981 A JP 20126981A JP 20126981 A JP20126981 A JP 20126981A JP S58102561 A JPS58102561 A JP S58102561A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
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- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は、化合物半導体のＭＩ８（Ｍｅｔａｌ−Ｉｎｉ
ｕ−１ａｔｅｒ ８ｅｍｉｃｏｎｄｕｃｔｏｒ ）型半
導体装置１こ関するＯ Ｏ麿ムｌ５ＩｎＰ等化合物半導体は、Ｓｉ より大き
な電子移動度、および飽和速度を有するため高速素子に
適しており、すてにＧ ａ Ａ ｓ’ ＭＩｅ８ＦＥＴ
（Ｍｅｔａｌ ８ｅａｓｌｃｏｎｄｕｃｔｏｒ ＦＰｊ
Ｔ ）が実用化されている。近都これらの材料の高速性
を生かして高速論ＩＩＷＡ路の構成の試みが行われてい
るが、回路構成、集積度、低消費電力、論理振幅尋を考
慮するき、８１ ＭＯ８ＰＩ！ｉＴと同様の化合物半導
体ＭＩ８ＦｉｉｉＴの開発が望まれている。最近Ｇ１ム
ＳよりＭＩ８特性の良好なＩｎＰを用いてＭＩ８ＦｇＴ
が形成されている。ここでゲート絶縁膜として８ｉ０＊
、ムｊｔＱｓあるいは陽極酸化膜等が用いられているが
、界面にネイティブオキサイドが存在すること、界面の
異常層の存在等により、８ｌ−８ｉ０鵞界面のような良
好な特性を有するものは得られておらず−ＭＩ８蓋ダイ
オードの容量−電圧特性にヒステリシスや周波数分散が
認められ、またＭＩ８ＦｌｅＴが電流ドリフトを呈し、
いまだ問題が多い。
ｕ−１ａｔｅｒ ８ｅｍｉｃｏｎｄｕｃｔｏｒ ）型半
導体装置１こ関するＯ Ｏ麿ムｌ５ＩｎＰ等化合物半導体は、Ｓｉ より大き
な電子移動度、および飽和速度を有するため高速素子に
適しており、すてにＧ ａ Ａ ｓ’ ＭＩｅ８ＦＥＴ
（Ｍｅｔａｌ ８ｅａｓｌｃｏｎｄｕｃｔｏｒ ＦＰｊ
Ｔ ）が実用化されている。近都これらの材料の高速性
を生かして高速論ＩＩＷＡ路の構成の試みが行われてい
るが、回路構成、集積度、低消費電力、論理振幅尋を考
慮するき、８１ ＭＯ８ＰＩ！ｉＴと同様の化合物半導
体ＭＩ８ＦｉｉｉＴの開発が望まれている。最近Ｇ１ム
ＳよりＭＩ８特性の良好なＩｎＰを用いてＭＩ８ＦｇＴ
が形成されている。ここでゲート絶縁膜として８ｉ０＊
、ムｊｔＱｓあるいは陽極酸化膜等が用いられているが
、界面にネイティブオキサイドが存在すること、界面の
異常層の存在等により、８ｌ−８ｉ０鵞界面のような良
好な特性を有するものは得られておらず−ＭＩ８蓋ダイ
オードの容量−電圧特性にヒステリシスや周波数分散が
認められ、またＭＩ８ＦｌｅＴが電流ドリフトを呈し、
いまだ問題が多い。
本発明は、このような低質な化合物半導体のＭＩ８４１
１性を改善するために成されたものてあり、＾好な界面
特性を有する新しい構造のＭＩ８１１半導体装置を提供
するものである０ 本発明のＭＩ８１１牛導体装電導体装置、化合物８ｉ０
３・８１Ｎ＊＃の酸化物あるいは窒化物の絶縁膜を設け
、鋏絶縁膜上に金属電極を設けたものである０上記８１
の薄膜を化合物半導体と絶縁膜との間に界在させること
によって、良好な８ｉ と化合物半導体の界面および
良好な８ｉと８１０ｍの界面を形成することにより、総
合的に良好ｆ！ＭＩ８特性を実現しつるものである。
１性を改善するために成されたものてあり、＾好な界面
特性を有する新しい構造のＭＩ８１１半導体装置を提供
するものである０ 本発明のＭＩ８１１牛導体装電導体装置、化合物８ｉ０
３・８１Ｎ＊＃の酸化物あるいは窒化物の絶縁膜を設け
、鋏絶縁膜上に金属電極を設けたものである０上記８１
の薄膜を化合物半導体と絶縁膜との間に界在させること
によって、良好な８ｉ と化合物半導体の界面および
良好な８ｉと８１０ｍの界面を形成することにより、総
合的に良好ｆ！ＭＩ８特性を実現しつるものである。
以下本発明の実施例について説明し、本発明の効果につ
いて詳述する。
いて詳述する。
１１１Ｅ１［１は本発明の一実施例であるエンハンスメ
ント瀝ＩｎＰ ＭＩＳＦＥＴの断面構造を示すものであ
る。半絶縁性ＩｎＰ＆板１１上およびその上に形成され
たソースのｎ”＊域１２とドレインのｎ◆領域１３上に
１００ムの厚さの高Ｍｔ８ｉＨ１４がエピタキシャル成
長され、さらにこの上に１００ＯＡの厚さの８ｉ０＊膜
１５が設けられている０該８ｉ０ｘ膜上ＫＡｌ！のゲー
ト電極１６が形成される。また１７．１８はそれぞれソ
ースおよびドレイン電極である。ここでゲートの垂直方
向人−にに沿った部分のエネルギーバンド状態図は第２
図のようである０８エ の電子親和力はＩｎＰよりも約
０．５ｅＶ小さいのでＳＬとＩｎＰ の界面で伝導帯
１こエネルギーの段差が生じるｏ第２図（ｍ）の熱平衡
状ｍｕこおいてはＩｎＰ 表ようにゲート電極に正電
圧を印加オると、ＩｎＰの表面電位は、ＳＬとの界面の
ＩｎＰ表面に電子２１が鋳起される。一方界面において
、Ｓｉの伝導帯はＩｎＰより約０．５ｅＶ大きく、かつ
８ｉ膜は極めて薄いので８ｉ０露との界面の８ｉ１１１
にｖＪ起される電子は極めて少い。
ント瀝ＩｎＰ ＭＩＳＦＥＴの断面構造を示すものであ
る。半絶縁性ＩｎＰ＆板１１上およびその上に形成され
たソースのｎ”＊域１２とドレインのｎ◆領域１３上に
１００ムの厚さの高Ｍｔ８ｉＨ１４がエピタキシャル成
長され、さらにこの上に１００ＯＡの厚さの８ｉ０＊膜
１５が設けられている０該８ｉ０ｘ膜上ＫＡｌ！のゲー
ト電極１６が形成される。また１７．１８はそれぞれソ
ースおよびドレイン電極である。ここでゲートの垂直方
向人−にに沿った部分のエネルギーバンド状態図は第２
図のようである０８エ の電子親和力はＩｎＰよりも約
０．５ｅＶ小さいのでＳＬとＩｎＰ の界面で伝導帯
１こエネルギーの段差が生じるｏ第２図（ｍ）の熱平衡
状ｍｕこおいてはＩｎＰ 表ようにゲート電極に正電
圧を印加オると、ＩｎＰの表面電位は、ＳＬとの界面の
ＩｎＰ表面に電子２１が鋳起される。一方界面において
、Ｓｉの伝導帯はＩｎＰより約０．５ｅＶ大きく、かつ
８ｉ膜は極めて薄いので８ｉ０露との界面の８ｉ１１１
にｖＪ起される電子は極めて少い。
したがって、ＦＥＴのチャンネル伝導に寄与する電子は
８Ｍとの界面のＩｎＰ ＩＩを走行する。ここは半導体
のへテロ接合であり、絶縁物とＩｎＰとの界面より良好
であるので、表面による移動度の低下は小さい０ここで
８１（ｌと８１坊界面の準位沿度が大きいと、ＩｎＰ表
面に銹起ぎれる実効的な電子の数は減少するが、８ｉ／
８ｉ０を界面は良好であるので、その影譬は小さい。し
たがって総合的に本発明のＭ１８Ｊｌ造は、ＩｎＰ上に
直接絶縁膜を形成した従来のＭＩ８構造よりはるか−こ
界面特性は良好であるｏｗｌとＩｎＰは格子不整の大き
いこと、および８ｉのほうがエネルギーギャップが小さ
くＳｉ中の伝導度を小さくすることのために、Ｓｉ膜を
薄くする必要があり、２０Ｇλ以下が良好な結果を与え
る。たたし、明解な８ｉ／ＩｎＰおよび旧／８１０露界
面を形成するためには、８１は数原子層例えば！Ｓ原子
層以上の厚さが必要である〇本発明の菖２の実り例では
、第１の実施例における高純［８４漠に代えて、ｎ型に
ドープした８１簾を用いる〇 この場合、講２図（ａ）に対応する熱〒衡状態にあける
エネルギーバンド状態図は第３図のようになる。
８Ｍとの界面のＩｎＰ ＩＩを走行する。ここは半導体
のへテロ接合であり、絶縁物とＩｎＰとの界面より良好
であるので、表面による移動度の低下は小さい０ここで
８１（ｌと８１坊界面の準位沿度が大きいと、ＩｎＰ表
面に銹起ぎれる実効的な電子の数は減少するが、８ｉ／
８ｉ０を界面は良好であるので、その影譬は小さい。し
たがって総合的に本発明のＭ１８Ｊｌ造は、ＩｎＰ上に
直接絶縁膜を形成した従来のＭＩ８構造よりはるか−こ
界面特性は良好であるｏｗｌとＩｎＰは格子不整の大き
いこと、および８ｉのほうがエネルギーギャップが小さ
くＳｉ中の伝導度を小さくすることのために、Ｓｉ膜を
薄くする必要があり、２０Ｇλ以下が良好な結果を与え
る。たたし、明解な８ｉ／ＩｎＰおよび旧／８１０露界
面を形成するためには、８１は数原子層例えば！Ｓ原子
層以上の厚さが必要である〇本発明の菖２の実り例では
、第１の実施例における高純［８４漠に代えて、ｎ型に
ドープした８１簾を用いる〇 この場合、講２図（ａ）に対応する熱〒衡状態にあける
エネルギーバンド状態図は第３図のようになる。
すなわちｎ ａｌｆ ８ ｉのｊｌｊｌｌｌはすべて空
乏化し、その電荷量に見合う電子かＩｎＰ表面にＩ起さ
れ、すなわち、ノーマリオン屋のＦＥＴが形成できる。
乏化し、その電荷量に見合う電子かＩｎＰ表面にＩ起さ
れ、すなわち、ノーマリオン屋のＦＥＴが形成できる。
本発明の第３の実施例では、Ｓｉ膜は蒸着勢で形成した
非晶質８ｉを用いる。本実施例においては、８１さＩｎ
Ｐ界画は厳密には良好なヘテロ接合てなく、またＩｎＰ
表ｍ１１とネイティブオキサイドが存在する０しかしな
がら、本装置を３００℃においてｓＯ分間水嵩中で熱処
理すれば、界面のネイティブオキサイドはＳｉ中に取り
込まれ、良好な界面が形成された〇 なお、Ｓｉ膜として、その他プラズマＣＶＤ 等によ
る多結晶８ｉが使用でき、また８ｉ０宜膜はＣＶＤ法、
あるいはスパッタ法等により形成できる・さらに厚いＳ
！膜を途中まで酸化してやればより＾好な８１０ｍ／８
ｉ界面が形成されるが、ＩｆｉＰの耐熱性が低いので、
腋酸化はプラズマ酸化尋による低温プロセスが望ましい
◎ 以上ＩａＰを用いたＭＩ８１［半導体装置について説明
したが、本発明は、Ｓｉより電子親和力の大きいＧａＡ
ｓ５ ＩｎＡｓ等他の化合物半導体およびそれらの混晶
を用いた場合にも適用できる。
非晶質８ｉを用いる。本実施例においては、８１さＩｎ
Ｐ界画は厳密には良好なヘテロ接合てなく、またＩｎＰ
表ｍ１１とネイティブオキサイドが存在する０しかしな
がら、本装置を３００℃においてｓＯ分間水嵩中で熱処
理すれば、界面のネイティブオキサイドはＳｉ中に取り
込まれ、良好な界面が形成された〇 なお、Ｓｉ膜として、その他プラズマＣＶＤ 等によ
る多結晶８ｉが使用でき、また８ｉ０宜膜はＣＶＤ法、
あるいはスパッタ法等により形成できる・さらに厚いＳ
！膜を途中まで酸化してやればより＾好な８１０ｍ／８
ｉ界面が形成されるが、ＩｆｉＰの耐熱性が低いので、
腋酸化はプラズマ酸化尋による低温プロセスが望ましい
◎ 以上ＩａＰを用いたＭＩ８１［半導体装置について説明
したが、本発明は、Ｓｉより電子親和力の大きいＧａＡ
ｓ５ ＩｎＡｓ等他の化合物半導体およびそれらの混晶
を用いた場合にも適用できる。
【図面の簡単な説明】
第１図は本発明の一実施例であるエンハンスメント型Ｍ
Ｉ ８ ＦＢＴの断面構造を示す図である。第２図は第
１図中Ａ−Ａ’線に沿うエネルギーバンド状態図で、（
荀は熱平衡状層、伽）はゲートに正電圧を加えた場合を
示す。第３図は第２の実施例の場合の熱平衡状態でのエ
ネルギーバンド状態図であるＯ ｌｌ：半絶縁性基板、１２：ソースの１領域、１３ニド
レインの一◆領域、 １４：８轟膜、１５：ｓｉｏ雪膜
、１６：ゲート電極、 １７：ソース電帆１８ニドレイ
ン電極、 ２１：電子％ ！！ ｃ ： 伝導帯、１
１２価電子帯％ ｍｙ：フ晶ルミレベル。 第１ 図 （α） （ｂ）第３図
Ｉ ８ ＦＢＴの断面構造を示す図である。第２図は第
１図中Ａ−Ａ’線に沿うエネルギーバンド状態図で、（
荀は熱平衡状層、伽）はゲートに正電圧を加えた場合を
示す。第３図は第２の実施例の場合の熱平衡状態でのエ
ネルギーバンド状態図であるＯ ｌｌ：半絶縁性基板、１２：ソースの１領域、１３ニド
レインの一◆領域、 １４：８轟膜、１５：ｓｉｏ雪膜
、１６：ゲート電極、 １７：ソース電帆１８ニドレイ
ン電極、 ２１：電子％ ！！ ｃ ： 伝導帯、１
１２価電子帯％ ｍｙ：フ晶ルミレベル。 第１ 図 （α） （ｂ）第３図
Claims (1)
- 化金物半導体上にＳ＆の薄膜を介して、酸化物あるいは
窒化物の絶縁膜が設けられ、骸絶縁展上に金属電極が形
成されて成るＭＩ８ｍ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20126981A JPS58102561A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20126981A JPS58102561A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58102561A true JPS58102561A (ja) | 1983-06-18 |
| JPH0544194B2 JPH0544194B2 (ja) | 1993-07-05 |
Family
ID=16438148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20126981A Granted JPS58102561A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102561A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556895A (en) * | 1982-04-28 | 1985-12-03 | Nec Corporation | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor |
| JPS63237475A (ja) * | 1987-03-25 | 1988-10-03 | Seiko Instr & Electronics Ltd | Ｍｏｓ型電界効果トランジスタの製造方法 |
| JPS63274176A (ja) * | 1987-05-06 | 1988-11-11 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト型電界効果トランジスタ |
| US5391899A (en) * | 1991-10-29 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor device with a particular gate structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328055A (ja) * | 1989-06-26 | 1991-02-06 | Nissan Motor Co Ltd | 自動車用フロントウインドウワイパー格納装置 |
-
1981
- 1981-12-14 JP JP20126981A patent/JPS58102561A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328055A (ja) * | 1989-06-26 | 1991-02-06 | Nissan Motor Co Ltd | 自動車用フロントウインドウワイパー格納装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556895A (en) * | 1982-04-28 | 1985-12-03 | Nec Corporation | Field-effect transistor having a channel region of a Group III-V compound semiconductor and a Group IV semiconductor |
| JPS63237475A (ja) * | 1987-03-25 | 1988-10-03 | Seiko Instr & Electronics Ltd | Ｍｏｓ型電界効果トランジスタの製造方法 |
| JPS63274176A (ja) * | 1987-05-06 | 1988-11-11 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト型電界効果トランジスタ |
| US5391899A (en) * | 1991-10-29 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor device with a particular gate structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0544194B2 (ja) | 1993-07-05 |
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