JPH0321032A - ゲート電極の形成方法 - Google Patents
ゲート電極の形成方法Info
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- JPH0321032A JPH0321032A JP15623489A JP15623489A JPH0321032A JP H0321032 A JPH0321032 A JP H0321032A JP 15623489 A JP15623489 A JP 15623489A JP 15623489 A JP15623489 A JP 15623489A JP H0321032 A JPH0321032 A JP H0321032A
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- Japan
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- film
- gate electrode
- forming
- polyimide film
- resist film
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はゲート電極の形成方法に関し、特に化合物半導
体を用いた高周波素子におけるＴ字型（マッシュルーム
型）のゲート電極の形成方法に関する。
体を用いた高周波素子におけるＴ字型（マッシュルーム
型）のゲート電極の形成方法に関する。
（口）従来の技術
現在、１２ＧＨｚ帯を中心として開発が進められている
マイクロ波素子として、ＧａＡｓＭＥＳ Ｆ Ｅ Ｔ
（ＧａＡｓＭｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｅｒ
ＦｉｅｌｄＥｆｆｅｃｔ ，Ｔｒａｎｓｉｓｔｏｒ）
がある（例えば、特開昭５２−４５２８０号公報参
照。）。
マイクロ波素子として、ＧａＡｓＭＥＳ Ｆ Ｅ Ｔ
（ＧａＡｓＭｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｅｒ
ＦｉｅｌｄＥｆｆｅｃｔ ，Ｔｒａｎｓｉｓｔｏｒ）
がある（例えば、特開昭５２−４５２８０号公報参
照。）。
このＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの最
小雑音指数Ｎ，は一般に以下の式で表される。
小雑音指数Ｎ，は一般に以下の式で表される。
Ｎ．＝ｌ＋ｋ− ｆ−Ｃｇｓ（（Ｒｓ＋Ｒｇ）７ｇ，ｎ
ここで、 ｋ：フィテング係数 ｆ：使用周波数 Ｃｇｓ：ゲート・ソース間容量 Ｒｓ：ソース抵抗 Ｒｇ：ゲート抵抗 ｇｍ ：伝達コンダクタンス １一式より、ＮＦを減少させるためには、ゲート長を短
かくし、さらにＣｇｓを減少させることが有効であるこ
とがわかるが、ゲート長を短かくし、Ｃｇｓを減少させ
るに伴ってゲート抵抗（’Ｒ ｇ ）が増加してしまう
。
ここで、 ｋ：フィテング係数 ｆ：使用周波数 Ｃｇｓ：ゲート・ソース間容量 Ｒｓ：ソース抵抗 Ｒｇ：ゲート抵抗 ｇｍ ：伝達コンダクタンス １一式より、ＮＦを減少させるためには、ゲート長を短
かくし、さらにＣｇｓを減少させることが有効であるこ
とがわかるが、ゲート長を短かくし、Ｃｇｓを減少させ
るに伴ってゲート抵抗（’Ｒ ｇ ）が増加してしまう
。
これを解決する方法として、ゲート電極の断面形状をＴ
字型（マッシュルーム型）にすることが考えられており
、この方法によりゲート抵抗（Ｒｇ）の増加を抑え得る
。
字型（マッシュルーム型）にすることが考えられており
、この方法によりゲート抵抗（Ｒｇ）の増加を抑え得る
。
従来のＴ字型のゲート電極の形成方法を第２図（ａ）乃
至（ｅ）を用いて説明する。
至（ｅ）を用いて説明する。
半導体基板（１０）上に第１のレジスト膜（１１）を塗
布して該第１のレジスト膜（１１）の露光を行なう（第
２図（ａ））。前記第１のレジスト膜（ｌ１）上に第２
のレジスト膜（１２）を塗布して、該第２のレジスト膜
（１２）の露光を行なう（第２図（ｂ））。その後、現
像処理及び熱処理を行なう（第２図（Ｃ））。
布して該第１のレジスト膜（１１）の露光を行なう（第
２図（ａ））。前記第１のレジスト膜（ｌ１）上に第２
のレジスト膜（１２）を塗布して、該第２のレジスト膜
（１２）の露光を行なう（第２図（ｂ））。その後、現
像処理及び熱処理を行なう（第２図（Ｃ））。
続いて全面に金属膜（ｌ３）を蒸着する（第２図（ｄ）
）。前記第１、第２のレジスト膜（１１）（１２）を除
去し、前記第２のレジスト膜（１２）上の金属膜（１３
）を除去することで断面形状がＴ字型ゲート電極（ｌ４
）を形成する（第２図（ｅ））。
）。前記第１、第２のレジスト膜（１１）（１２）を除
去し、前記第２のレジスト膜（１２）上の金属膜（１３
）を除去することで断面形状がＴ字型ゲート電極（ｌ４
）を形成する（第２図（ｅ））。
この種の技術は例えば特開昭６２−２２４６３号公報に
詳しい。
詳しい。
（ハ）発明が解決しようとする課題
上述した従来の技術では、第１のレジスト膜（１１）を
塗布し、該第１のレジスト膜（１１）の露光を行ない、
その後第２のレジスト膜（１２）を塗布し該第２のレジ
スト膜（１２）の露光を行なっている。
塗布し、該第１のレジスト膜（１１）の露光を行ない、
その後第２のレジスト膜（１２）を塗布し該第２のレジ
スト膜（１２）の露光を行なっている。
従って、この方法では、露光のためのフォトマスクと半
導体基板のパターン合わせが２度必要なので、パターン
合わせのズレによりＴ字型のゲート電極の基台部（１５
）と庇部（１５゜）間にズレが発生するという問題があ
る。
導体基板のパターン合わせが２度必要なので、パターン
合わせのズレによりＴ字型のゲート電極の基台部（１５
）と庇部（１５゜）間にズレが発生するという問題があ
る。
（二）課題を解決するための手段
本発明は半導体基板上にレジスト膜を形成する工程と、
前記レジスト上にポリイミド膜を形成する工程と、前記
ポリイミド膜上にゲート電極パターンを形成する工程と
、全面に金属膜を形成する工程と、前記ゲート電極パタ
ーン及び該パター３ ４ ン上の金属膜を除去する工程と、残存する金属膜をマス
クとして前記ポリイミド膜及び前記レジスト膜をエッチ
ングして、基板表面を露出させる開孔を形成する工程と
、前記ポリイミド膜をエッチングして該ポリイミド膜の
開孔のみを拡大する工程と、前記金属膜を除去する工程
と、全面にゲート金属膜を形成する工程と、前記レジス
ト膜及びポリイミド膜を除去してＴ字型のゲート電極を
形成する工程と、を含むことを特徴とするゲート電極の
形成方法である。
前記レジスト上にポリイミド膜を形成する工程と、前記
ポリイミド膜上にゲート電極パターンを形成する工程と
、全面に金属膜を形成する工程と、前記ゲート電極パタ
ーン及び該パター３ ４ ン上の金属膜を除去する工程と、残存する金属膜をマス
クとして前記ポリイミド膜及び前記レジスト膜をエッチ
ングして、基板表面を露出させる開孔を形成する工程と
、前記ポリイミド膜をエッチングして該ポリイミド膜の
開孔のみを拡大する工程と、前記金属膜を除去する工程
と、全面にゲート金属膜を形成する工程と、前記レジス
ト膜及びポリイミド膜を除去してＴ字型のゲート電極を
形成する工程と、を含むことを特徴とするゲート電極の
形成方法である。
（ホ）作用
本発明によればゲート電極パターンの位置に基づいてＴ
字型のゲート電極の基台部、庇部の相方が形成されるの
で、基台部と庇部間にズレは発生しない。
字型のゲート電極の基台部、庇部の相方が形成されるの
で、基台部と庇部間にズレは発生しない。
（へ）実施例
第１図（ａ）乃至（ｉ）は本発明方法を説明するための
工程説明図であり、この図に基づいて本発明方法を以下
に詳細に説明する。
工程説明図であり、この図に基づいて本発明方法を以下
に詳細に説明する。
半絶縁性ＧａＡｓ基板（高抵抗層上にｒｌ型ＧａＡｓ活
性層が５００〜１ ０００人形成されて収る）（１ノ上
にＰＭＭＡ系のボジ型レジスト膜（２）を約２０００人
回転塗布する（第１図（ａ））。
性層が５００〜１ ０００人形成されて収る）（１ノ上
にＰＭＭＡ系のボジ型レジスト膜（２）を約２０００人
回転塗布する（第１図（ａ））。
前記レジスト膜（２）上にポリイミド膜（３）を約１０
０００Ａ形成する（第１図（ｂ））。
０００Ａ形成する（第１図（ｂ））。
ポ１ノイミド膜（３）上にネガ型レジスト膜を約５００
ＯＡ回転塗布し、露光Ｃ波長２５０ｎｍの光源を用いる
）、現像、熱処理をこの順序で行ない幅０．２５μｍの
ゲート電極パターン（４）を形成する（第】図（Ｃ））
。
ＯＡ回転塗布し、露光Ｃ波長２５０ｎｍの光源を用いる
）、現像、熱処理をこの順序で行ない幅０．２５μｍの
ゲート電極パターン（４）を形成する（第】図（Ｃ））
。
全面にＡＩ！．膜（金属膜）（５）を５００人蒸着する
（第１図（ｄ））。
（第１図（ｄ））。
約５分間、アセトン溶液に浸漬して超音波振動を与え前
記パターン（４）及び該パターン（４）上のＡＥＩ＋！
（５）を除去する。そして、残存するＡｌ膜（５）をマ
スクとしてポリイミド膜（３）及びレジスト膜（２）を
Ｏ， プラズマを用いてドライエッチングし、基板（１
）表面を露出させ、開孔（６）を形成する（第１図（ｅ
））。このときの条件は出力５ＯＯＷ、流量１ ０ ｓ
ｅ ｃ ｍ、圧力１．０ｍＴｏｒｒ ．ｉｌＰ１１ｆ
Ｊ］ ］ ０分とした。
記パターン（４）及び該パターン（４）上のＡＥＩ＋！
（５）を除去する。そして、残存するＡｌ膜（５）をマ
スクとしてポリイミド膜（３）及びレジスト膜（２）を
Ｏ， プラズマを用いてドライエッチングし、基板（１
）表面を露出させ、開孔（６）を形成する（第１図（ｅ
））。このときの条件は出力５ＯＯＷ、流量１ ０ ｓ
ｅ ｃ ｍ、圧力１．０ｍＴｏｒｒ ．ｉｌＰ１１ｆ
Ｊ］ ］ ０分とした。
約１５秒間、エチレジアミン溶液とヒドラジンビドラー
ド溶液の混合液に浸漬してポリイミド膜（３）をエッチ
ングする（第１図（ｆ））。このエッチングによりポリ
イミド膜（３）の開孔のみがＡｌ膜（５）の開孔及びレ
ジスト膜（２）の開孔（６）よりも拡大する。本実施例
ではポリイミド膜（３）の開孔は０．２５μｍから０．
６μｍに拡大する。
ド溶液の混合液に浸漬してポリイミド膜（３）をエッチ
ングする（第１図（ｆ））。このエッチングによりポリ
イミド膜（３）の開孔のみがＡｌ膜（５）の開孔及びレ
ジスト膜（２）の開孔（６）よりも拡大する。本実施例
ではポリイミド膜（３）の開孔は０．２５μｍから０．
６μｍに拡大する。
Ｉ−１ ． Ｐ Ｏ ，溶液とＨ．Ｏ の混合液に浸漬
してＡｇ膜（５）を除去し、その後約６０秒間、２０％
ＫＯＨ水溶液に浸漬して基板（１）表面を軽くエッチン
グ（このエッチングにより基板（１）表面の酸化物及び
油脂等が除去される）する（第１図（ｇ））。
してＡｇ膜（５）を除去し、その後約６０秒間、２０％
ＫＯＨ水溶液に浸漬して基板（１）表面を軽くエッチン
グ（このエッチングにより基板（１）表面の酸化物及び
油脂等が除去される）する（第１図（ｇ））。
全面からゲート金属膜（Ｔｉ／Ｐ ｔ／Ａｕ＝５０ＯＡ
／１０００人／５ ０ ０ ０Ａ） （７）を蒸着する
（第１図（ｈ））。
／１０００人／５ ０ ０ ０Ａ） （７）を蒸着する
（第１図（ｈ））。
最後に約ＩＯ分間、アセトン溶液に浸漬して超音波振動
を与え、レジスト膜（２）及び該レジスト膜（２）上の
ポリイミド膜（３）を除去することで、幅０．２５ｐｍ
の基台部（９）と幅０．６μｍの庇部（９゛）から或る
Ｔ字型のゲート電極（８）が完戊する（第１図（ｊ））
。
を与え、レジスト膜（２）及び該レジスト膜（２）上の
ポリイミド膜（３）を除去することで、幅０．２５ｐｍ
の基台部（９）と幅０．６μｍの庇部（９゛）から或る
Ｔ字型のゲート電極（８）が完戊する（第１図（ｊ））
。
（ト）発明の効果
本発明は以上の説明から明らかなように１度の露光によ
りＴ字型のゲート電極を形成できるので２度の露光によ
り生じるパターン合わせのズレを防ぐことができる。即
ち、Ｔ字型のゲート電極の基台部と庇部間のズレを防ぐ
ことができる。４．
りＴ字型のゲート電極を形成できるので２度の露光によ
り生じるパターン合わせのズレを防ぐことができる。即
ち、Ｔ字型のゲート電極の基台部と庇部間のズレを防ぐ
ことができる。４．
第１図（ａ）乃至（ｉ）は本発明方法を説明するための
工程説明図、第２図（ａ）乃至（１２）は従来技術を説
明するための工程説明図である。 （１）・・・半絶縁性ＧａＡｓ基板、（２）・・・ボジ
型レジスト膜、（３）・・・ポリイミド膜、（４）・・
・ゲート電極パターン、（５）・・・Ａ２膜、（６）・
・・開孔、（７）・・・ゲート金属膜、（８）・・・ゲ
ート電極、（９）・・・基台部、（９゛）・・・鹿部。
工程説明図、第２図（ａ）乃至（１２）は従来技術を説
明するための工程説明図である。 （１）・・・半絶縁性ＧａＡｓ基板、（２）・・・ボジ
型レジスト膜、（３）・・・ポリイミド膜、（４）・・
・ゲート電極パターン、（５）・・・Ａ２膜、（６）・
・・開孔、（７）・・・ゲート金属膜、（８）・・・ゲ
ート電極、（９）・・・基台部、（９゛）・・・鹿部。
Claims (1)
- １、半導体基板上にレジスト膜を形成する工程と、前記
レジスト膜上にポリイミド膜を形成する工程と、前記ポ
リイミド膜上にゲート電極パターンを形成する工程と、
全面に金属膜を形成する工程と、前記ゲート電極パター
ン及び該パターン上の金属膜を除去する工程と、残存す
る金属膜をマスクとして前記ポリイミド膜及び前記レジ
スト膜をエッチングして、基板表面を露出させる開孔を
形成する工程と、前記ポリイミド膜をエッチングして該
ポリイミド膜の開孔のみを拡大する工程と、前記金属膜
を除去する工程と、全面にゲート金属膜を形成する工程
と、前記レジスト膜及びポリイミド膜を除去してＴ字型
のゲート電極を形成する工程と、を含むことを特徴とす
るゲート電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15623489A JPH0321032A (ja) | 1989-06-19 | 1989-06-19 | ゲート電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15623489A JPH0321032A (ja) | 1989-06-19 | 1989-06-19 | ゲート電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321032A true JPH0321032A (ja) | 1991-01-29 |
Family
ID=15623304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15623489A Pending JPH0321032A (ja) | 1989-06-19 | 1989-06-19 | ゲート電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321032A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391899A (en) * | 1991-10-29 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor device with a particular gate structure |
| US5719104A (en) * | 1994-04-08 | 1998-02-17 | E. I. Du Pont De Nemours And Company | Herbicidal bicyclic and tricyclic imides |
-
1989
- 1989-06-19 JP JP15623489A patent/JPH0321032A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391899A (en) * | 1991-10-29 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor device with a particular gate structure |
| US5719104A (en) * | 1994-04-08 | 1998-02-17 | E. I. Du Pont De Nemours And Company | Herbicidal bicyclic and tricyclic imides |
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