JPS62257730A - 階段状レジストパタ−ンの形成方法 - Google Patents
階段状レジストパタ−ンの形成方法Info
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- JPS62257730A JPS62257730A JP61101485A JP10148586A JPS62257730A JP S62257730 A JPS62257730 A JP S62257730A JP 61101485 A JP61101485 A JP 61101485A JP 10148586 A JP10148586 A JP 10148586A JP S62257730 A JPS62257730 A JP S62257730A
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Links
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Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、例えば半導体集積回路におけるパッド部のバ
ンプ形成時のメッキ工程、又はドライエツチングによる
パターン形成工程などに適する階段状レジストパターン
を形成する方法に関するものである。
ンプ形成時のメッキ工程、又はドライエツチングによる
パターン形成工程などに適する階段状レジストパターン
を形成する方法に関するものである。
（従来の技術）
半導体集積回路その他の分野において、エツチングなど
のプロセスを用いてパターン化を行なう場合、マスクを
通してレジスト膜を露光し、レジストパターンを形成す
るリソグラフィ一工程が用いられている。
のプロセスを用いてパターン化を行なう場合、マスクを
通してレジスト膜を露光し、レジストパターンを形成す
るリソグラフィ一工程が用いられている。
リソグラフィ一工程では１通常、マスクを通した１回の
露光でレジスト膜の所定部分が完全に感光されるように
露光する。そのため、現像後のレジストパターンは、そ
の断面形状が矩形になっている。
露光でレジスト膜の所定部分が完全に感光されるように
露光する。そのため、現像後のレジストパターンは、そ
の断面形状が矩形になっている。
半導体集積回路でパッド部のバンプを形成する場合を例
にして説明する。
にして説明する。
バンプはリフトオフ法によってパターン形成される。リ
フトオフ法によってパターンを形成する場合、レジスト
の膜厚が厚い程、蒸着膜のステップカバレッジが悪くな
り、また、レジストの膨潤も大きくなるためリフトオフ
が容易になる。しかし、パッド部のバンプ形成などのよ
うに蒸着後にメッキを行なう場合、蒸着膜のステップカ
バレッジが悪すぎるとメッキができなくなる。したがっ
て、一般にはメッキに悪影響を及ぼさない程度のレジス
ト膜厚としている。
フトオフ法によってパターンを形成する場合、レジスト
の膜厚が厚い程、蒸着膜のステップカバレッジが悪くな
り、また、レジストの膨潤も大きくなるためリフトオフ
が容易になる。しかし、パッド部のバンプ形成などのよ
うに蒸着後にメッキを行なう場合、蒸着膜のステップカ
バレッジが悪すぎるとメッキができなくなる。したがっ
て、一般にはメッキに悪影響を及ぼさない程度のレジス
ト膜厚としている。
また、後工程における成膜のステップカバレッジを向上
させるためには、パターンの段差部を階段状に形成する
ことが好ましいが、そのためにレジストパターンを階段
状に形成することが必要になる。レジストパターンを階
段状に形成するためには複雑な工程を必要とする。
させるためには、パターンの段差部を階段状に形成する
ことが好ましいが、そのためにレジストパターンを階段
状に形成することが必要になる。レジストパターンを階
段状に形成するためには複雑な工程を必要とする。
（目的）
本発明は、レジスト膜厚を厚くし、かつ、レジストパタ
ーン又はドライエツチングにより形成されるパターンの
上に形成される蒸着膜などのステップカバレッジを悪化
させない階段状断面のレジストパターンを形成する方法
を提供することを目的とするものである。
ーン又はドライエツチングにより形成されるパターンの
上に形成される蒸着膜などのステップカバレッジを悪化
させない階段状断面のレジストパターンを形成する方法
を提供することを目的とするものである。
（楕成）
本発明では、同一のマスクを用い、かつ、それぞれのマ
スク位置を互いに一部ずらして複数回露光を行ない、最
後の露光はレジストが完全に感光する条・件で行ない、
最後の露光以外の露光はレジストの上部のみが感光する
条件で行なうようにする。
スク位置を互いに一部ずらして複数回露光を行ない、最
後の露光はレジストが完全に感光する条・件で行ない、
最後の露光以外の露光はレジストの上部のみが感光する
条件で行なうようにする。
以下、本発明の実施例について具体的に説明する。
第１図は本発明を半導体集積回路装置のパッド部のバン
プ形成に適用した一実施例を工程順に示したものである
。
プ形成に適用した一実施例を工程順に示したものである
。
（１）シリコン基板２上にアルミニウム膜４が形成され
、その上に絶縁膜としてＰＳＧ膜６が形成されている。
、その上に絶縁膜としてＰＳＧ膜６が形成されている。
パッドを形成する部分８のＰＳＧ膜を除去する（同図（
Ａ））。
Ａ））。
（２）その上にポジ型フォトレジスト１０をスピン塗布
法により塗布する（同図（Ｂ））。レジスト１０の厚さ
は約５μｍである。
法により塗布する（同図（Ｂ））。レジスト１０の厚さ
は約５μｍである。
（３）フォトマスク１２をレジスト１０の上方に置き、
フォトマスク１２の開口部１４をパッド部８から僅かに
ずらして位置合せし、露光を行なう（同図（Ｃ））。こ
の場合の露光エネルギー、すなわち露光時間はレジスト
１０の上部１０ａのみが感光するように設定する。
フォトマスク１２の開口部１４をパッド部８から僅かに
ずらして位置合せし、露光を行なう（同図（Ｃ））。こ
の場合の露光エネルギー、すなわち露光時間はレジスト
１０の上部１０ａのみが感光するように設定する。
（４）次に、フォトマスク１２の開口部１４をパッド部
８に位置合わせし、レジスト１０を完全に感光させる（
同図（Ｄ））。
８に位置合わせし、レジスト１０を完全に感光させる（
同図（Ｄ））。
現像後のレジスト形状は第２図に示されるようになる。
レジスト１０に形成されたパッド部１６は第１図（Ｃ）
の露光による浅い部分１６ａと、第１図（Ｄ）の露光に
よるアルミニウム膜４に至る深い部分１６ｂとからなる
。
の露光による浅い部分１６ａと、第１図（Ｄ）の露光に
よるアルミニウム膜４に至る深い部分１６ｂとからなる
。
（５）現像後、蒸着膜１８を形成する（第１図（Ｅ））
、蒸着膜１８は従来から行なわれているように、Ｃｒ、
Ｃｕ及びＡｕの多層膜とする。
、蒸着膜１８は従来から行なわれているように、Ｃｒ、
Ｃｕ及びＡｕの多層膜とする。
なお、第１図の切断位置は第２図中のＸ−Ｙ線位置であ
る。
る。
第１図（Ｅ）に示されるように、蒸着膜１８を形成した
後は、レジストパターン２０を形成し、蒸着膜１８にメ
ッキを施こしメッキ膜２２を形成する。
後は、レジストパターン２０を形成し、蒸着膜１８にメ
ッキを施こしメッキ膜２２を形成する。
蒸着膜１８は、レジスト１０の階段状の部分でステップ
カバレッジが改良されてつながっているため、レジスト
１０の厚さが厚くなってもメッキ膜２２を形成すること
ができる。メッキ膜２２としてはＡ ｕ ’ｅ３ Ｐ
ｂ Ｓ ｎなどを使用する。
カバレッジが改良されてつながっているため、レジスト
１０の厚さが厚くなってもメッキ膜２２を形成すること
ができる。メッキ膜２２としてはＡ ｕ ’ｅ３ Ｐ
ｂ Ｓ ｎなどを使用する。
最後にリフトオフ法によりレジストｌＯ及びその上の膜
を除去してバンプを形成する。
を除去してバンプを形成する。
本発明は、薄膜ドライエツチング後の薄膜形成における
ステップカバレッジ向上のためのレジストパターン形成
に用いることができる。薄膜ドライエツチングに用いる
レジストマスクに、上記プロセスにより形成した階段状
レジストを用いる。
ステップカバレッジ向上のためのレジストパターン形成
に用いることができる。薄膜ドライエツチングに用いる
レジストマスクに、上記プロセスにより形成した階段状
レジストを用いる。
スパッタリングによるドライエツチングを行なった場合
、じシストの薄い部分がレジストのない部分に遅れてエ
ツチングされるため、被エツチング薄膜も階段状となる
。したがって、その上から薄膜を形成する場合、その薄
膜のステップカバレッジが向上する。。
、じシストの薄い部分がレジストのない部分に遅れてエ
ツチングされるため、被エツチング薄膜も階段状となる
。したがって、その上から薄膜を形成する場合、その薄
膜のステップカバレッジが向上する。。
第１図の実施例では、同じフォトマスク１２を２回使用
して露光しているが、３回以上使用して露光し、最後の
露光でレジストの全膜厚にわたって感光されるようにし
てもよい。
して露光しているが、３回以上使用して露光し、最後の
露光でレジストの全膜厚にわたって感光されるようにし
てもよい。
（効果）
本発明では、レジストに同一のマスクを用い、かつ、そ
九ぞれのマスク位置を互いに一部ずらして複数回露光を
行なうことにより、階段状のレジストパターンを形成す
るようにしたので、以下のような効果を達成することが
できる。
九ぞれのマスク位置を互いに一部ずらして複数回露光を
行なうことにより、階段状のレジストパターンを形成す
るようにしたので、以下のような効果を達成することが
できる。
（１）リフトオフを用いるプロセスにおいては。
レジスト膜を厚くしてもその上に形成する蒸着膜のステ
ップカバレッジが悪くならないため、メッキが可能であ
る。また、レジスト膜が厚いのでリフトオフを容易に行
なうことができ、超音波洗浄などの工程を省くことがで
きる。
ップカバレッジが悪くならないため、メッキが可能であ
る。また、レジスト膜が厚いのでリフトオフを容易に行
なうことができ、超音波洗浄などの工程を省くことがで
きる。
（２）フォトマスクは１枚でよく、また、プロセスも露
光回数を増すだけでよいのでコストがあまり上らない。
光回数を増すだけでよいのでコストがあまり上らない。
（３）スパッタリングによるドライエツチングにおいて
は、被エツチング膜の断面を階段状にできるため、その
上に形成する薄膜のステップカバレッジが向上する。
は、被エツチング膜の断面を階段状にできるため、その
上に形成する薄膜のステップカバレッジが向上する。
第１図（Ａ）ないし同図（Ｅ）は本発明の一実施例を工
程順に示す断面図、第２図は同実施例で形成されるレジ
ストパターンを示す斜視図である。 ２・・・・・シリコン基板、 ４・・・・・アルミニウム膜、 ６・・・・・ＰＳＧ膜、 ８・・・・・・パッド部。 １０・・・・・・フォトレジスト、 １２・・・・・・フォトマスク。
程順に示す断面図、第２図は同実施例で形成されるレジ
ストパターンを示す斜視図である。 ２・・・・・シリコン基板、 ４・・・・・アルミニウム膜、 ６・・・・・ＰＳＧ膜、 ８・・・・・・パッド部。 １０・・・・・・フォトレジスト、 １２・・・・・・フォトマスク。
Claims (1)
- （１）基体上にポジ型レジストを塗布し、マスクを用い
て露光し、現像してパターンを形成する方法において、 同一のマスクを用い、かつ、それぞれのマスク位置を互
いに一部ずらして複数回露光を行ない、最後の露光はレ
ジストが完全に感光する条件で行ない、最後の露光以外
の露光はレジストの上部のみが感光する条件で行なうこ
とを特徴とする階段状レジストパターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61101485A JPS62257730A (ja) | 1986-04-30 | 1986-04-30 | 階段状レジストパタ−ンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61101485A JPS62257730A (ja) | 1986-04-30 | 1986-04-30 | 階段状レジストパタ−ンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62257730A true JPS62257730A (ja) | 1987-11-10 |
Family
ID=14302009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61101485A Pending JPS62257730A (ja) | 1986-04-30 | 1986-04-30 | 階段状レジストパタ−ンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62257730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0973188A1 (de) * | 1998-07-16 | 2000-01-19 | Heinrich-Hertz-Institut für Nachrichtentechnik Berlin GmbH | Anordnung zur Herstellung vertikaler Strukturen in Halbleitermaterialien |
-
1986
- 1986-04-30 JP JP61101485A patent/JPS62257730A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0973188A1 (de) * | 1998-07-16 | 2000-01-19 | Heinrich-Hertz-Institut für Nachrichtentechnik Berlin GmbH | Anordnung zur Herstellung vertikaler Strukturen in Halbleitermaterialien |
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