JP2674495B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
化合物半導体に関する。
化合物半導体に関する。
【０００２】
【従来の技術】高出力ＧａＡｓ ＦＥＴは電力付加効率
を向上させるためにゲート耐圧の向上とソース抵抗の低
減を同時に実現する必要があった。それを解決するため
に従来一般的に２段リセス構造が用いられている。同構
造を図５に工程断面図を用いて説明する。同図（ａ）に
示すように、パターン形成を施したレジスト膜をマスク
に硫酸、過酸化水素水によるウェットエッチング工程あ
るいはドライエッチング工程により、チャネル層２をエ
ッチングする。レジスト膜９を除去後酸化膜３をチャネ
ル層２上に形成する。同酸化膜３上にレジスト膜を塗布
しパターンを形成し、ＳＦ6 等のガスにより酸化膜３の
ドライエッチングを行い、ゲート電極のパターン形成を
行う。同図（ｂ）に示すように同酸化膜３をマスクにＣ
ＨＦ3等のガスでのドライエッチングによりチャネル層
２をエッチングする。同図（ｄ）に示すようにゲート金
属膜をスパッタリング工程で形成後、ゲート電極パター
ンをドライエッチング加工し、２段リセス構造を形成す
る。
を向上させるためにゲート耐圧の向上とソース抵抗の低
減を同時に実現する必要があった。それを解決するため
に従来一般的に２段リセス構造が用いられている。同構
造を図５に工程断面図を用いて説明する。同図（ａ）に
示すように、パターン形成を施したレジスト膜をマスク
に硫酸、過酸化水素水によるウェットエッチング工程あ
るいはドライエッチング工程により、チャネル層２をエ
ッチングする。レジスト膜９を除去後酸化膜３をチャネ
ル層２上に形成する。同酸化膜３上にレジスト膜を塗布
しパターンを形成し、ＳＦ6 等のガスにより酸化膜３の
ドライエッチングを行い、ゲート電極のパターン形成を
行う。同図（ｂ）に示すように同酸化膜３をマスクにＣ
ＨＦ3等のガスでのドライエッチングによりチャネル層
２をエッチングする。同図（ｄ）に示すようにゲート金
属膜をスパッタリング工程で形成後、ゲート電極パター
ンをドライエッチング加工し、２段リセス構造を形成す
る。
【０００３】同構造はゲート部をエッチングすることで
ゲート電極６とドレイン電極８間のシートキャリア濃度
をゲート電極６下のシートキャリア濃度に比較して大き
くとることができるという特徴を持つ。この様なシート
キャリア濃度にするのは以下の理由による。
ゲート電極６とドレイン電極８間のシートキャリア濃度
をゲート電極６下のシートキャリア濃度に比較して大き
くとることができるという特徴を持つ。この様なシート
キャリア濃度にするのは以下の理由による。
【０００４】高出力ＦＥＴのように大信号動作するデバ
イスでは、動作時にゲート電極６とドレイン電極８間の
半導体−パッシベーション膜界面の電子トラップに電子
が捕獲され、表面のポテンシャルが増加し、空乏層がチ
ャネル層２中に伸び、チャネル層幅が狭搾される現象が
おこる。この電子トラップの捕獲時間は一般にlmsec程
度以上あり高周波ＲＦ動作時には追随することができな
い。したがって上記の空乏層はチャネル層を峡搾した状
態を保持しながら、ＦＥＴが動作することになり、この
ため高周波ＲＦ動作時のドレイン抵抗が増大し出力の低
下を招き、電力付加効率が低下してしまう（文献１(N.I
wata et.al.;Gallium Arsenide & Related Compounds 1
991, Inst. Phys. Conf. Ser. 120 pp.119-124, Septem
ber 1991) 、文献２(S.Sriram, et.al.;1989 IEEE Corn
ell Univ. Conf. Dig., pp.218-227, 1989) ）。したが
ってゲート電極６下よりゲート電極６−ドレイン電極８
のシートキャリア濃度より大きく設定することによっ
て、高周波ＲＦ動作時にチャネルの峡搾が起こっても十
分なチャネルの電荷量を確保し、十分なドレイン電流が
得られる構造とすることが必要である。このような構造
を得るために従来は図５（ｃ）のエッチング工程におい
て上述のＲＦ動作時の空乏層広がりによりチャネル峡搾
がおこっても十分な電荷量を確保できる電荷量になるよ
うにエッチング量が決定される。次に同図（ｃ）に示す
ように、ゲート電極６部をエッチングし、ゲート電極６
直下の電荷量を所定の電荷量に設定する。ゲート電極６
下の電荷量に比較してゲート電極６横の電荷量を大きく
設定することが可能である。
イスでは、動作時にゲート電極６とドレイン電極８間の
半導体−パッシベーション膜界面の電子トラップに電子
が捕獲され、表面のポテンシャルが増加し、空乏層がチ
ャネル層２中に伸び、チャネル層幅が狭搾される現象が
おこる。この電子トラップの捕獲時間は一般にlmsec程
度以上あり高周波ＲＦ動作時には追随することができな
い。したがって上記の空乏層はチャネル層を峡搾した状
態を保持しながら、ＦＥＴが動作することになり、この
ため高周波ＲＦ動作時のドレイン抵抗が増大し出力の低
下を招き、電力付加効率が低下してしまう（文献１(N.I
wata et.al.;Gallium Arsenide & Related Compounds 1
991, Inst. Phys. Conf. Ser. 120 pp.119-124, Septem
ber 1991) 、文献２(S.Sriram, et.al.;1989 IEEE Corn
ell Univ. Conf. Dig., pp.218-227, 1989) ）。したが
ってゲート電極６下よりゲート電極６−ドレイン電極８
のシートキャリア濃度より大きく設定することによっ
て、高周波ＲＦ動作時にチャネルの峡搾が起こっても十
分なチャネルの電荷量を確保し、十分なドレイン電流が
得られる構造とすることが必要である。このような構造
を得るために従来は図５（ｃ）のエッチング工程におい
て上述のＲＦ動作時の空乏層広がりによりチャネル峡搾
がおこっても十分な電荷量を確保できる電荷量になるよ
うにエッチング量が決定される。次に同図（ｃ）に示す
ように、ゲート電極６部をエッチングし、ゲート電極６
直下の電荷量を所定の電荷量に設定する。ゲート電極６
下の電荷量に比較してゲート電極６横の電荷量を大きく
設定することが可能である。
【０００５】
【発明が解決しようとする課題】しかしながらゲートリ
セスを有する従来の構造ではゲート耐圧がゲート電極６
のドレイン電極側の端部でのアバランシェブレークダウ
ンにより決定されるため、特に高周波特性の向上のため
〜２×１０17ｃｍ-3を越えるチャネル層濃度を採用した
場合、著しく耐圧が低下し、高出力動作に必要な耐圧が
得られなくなるという欠点を有する。従来の構造（２段
リセス構造）でのゲートリセス深さと耐圧の関係は文献
３(H.M.Macksey;IEEE Trans. Electron Devices, vol.
ED-33, No.11 pp.1818-1824, 1986)で述べられており、
ゲートリセス量の増加に伴いゲート耐圧が低下すること
が示されている。このため、同構造の場合はゲートリセ
ス量が少ないときには上記界面準位によりチャネル層内
への空乏層による狭搾が起こり出力が低下し電力付加効
率が減少する。したがってリセス構造とすることが不可
欠であるが、リセス量を増加させると上述のようにゲー
ト耐圧の低下を招き、電流付加効率が著しく減少してし
まうという問題点がある。さらに同構造の場合チャネル
層２内にゲート電極６を埋め込む埋め込み量が増加する
ことによりゲート容量が増大し（文献３）、電力利得の
低下をもたらすという問題点もある。
セスを有する従来の構造ではゲート耐圧がゲート電極６
のドレイン電極側の端部でのアバランシェブレークダウ
ンにより決定されるため、特に高周波特性の向上のため
〜２×１０17ｃｍ-3を越えるチャネル層濃度を採用した
場合、著しく耐圧が低下し、高出力動作に必要な耐圧が
得られなくなるという欠点を有する。従来の構造（２段
リセス構造）でのゲートリセス深さと耐圧の関係は文献
３(H.M.Macksey;IEEE Trans. Electron Devices, vol.
ED-33, No.11 pp.1818-1824, 1986)で述べられており、
ゲートリセス量の増加に伴いゲート耐圧が低下すること
が示されている。このため、同構造の場合はゲートリセ
ス量が少ないときには上記界面準位によりチャネル層内
への空乏層による狭搾が起こり出力が低下し電力付加効
率が減少する。したがってリセス構造とすることが不可
欠であるが、リセス量を増加させると上述のようにゲー
ト耐圧の低下を招き、電流付加効率が著しく減少してし
まうという問題点がある。さらに同構造の場合チャネル
層２内にゲート電極６を埋め込む埋め込み量が増加する
ことによりゲート容量が増大し（文献３）、電力利得の
低下をもたらすという問題点もある。
【０００６】一方、プロセス上の問題として図５の工程
断面図に示すように同図（ａ）と（ｃ）のパターン形成
工程はリソグラフィー技術によっており、ゲートリセス
間距離の制御性は同技術の目合わせ精度によって律則さ
れる。電力付加効及び飽和出力を決定する重要なパラメ
ータは耐圧と最大ドレイン電流であるが、この両者を制
御するためにはこのゲート電極−リセス間距離の制御が
不可欠である。例えばゲート長０．５μｍのＦＥＴでは
ゲート電極−リセス間距離が０．１μｍ異なるとゲート
耐圧について２Ｖ以上の変動を引き起こす。またＲＦ動
作時の最大ドレイン電流も上記の狭搾現象によりゲート
電極−リセス間距離が０．１μｍ伸びると５％以上変動
する可能性を有している。したがって耐圧及びドレイン
電流の制御性が不十分となる問題点を有している。
断面図に示すように同図（ａ）と（ｃ）のパターン形成
工程はリソグラフィー技術によっており、ゲートリセス
間距離の制御性は同技術の目合わせ精度によって律則さ
れる。電力付加効及び飽和出力を決定する重要なパラメ
ータは耐圧と最大ドレイン電流であるが、この両者を制
御するためにはこのゲート電極−リセス間距離の制御が
不可欠である。例えばゲート長０．５μｍのＦＥＴでは
ゲート電極−リセス間距離が０．１μｍ異なるとゲート
耐圧について２Ｖ以上の変動を引き起こす。またＲＦ動
作時の最大ドレイン電流も上記の狭搾現象によりゲート
電極−リセス間距離が０．１μｍ伸びると５％以上変動
する可能性を有している。したがって耐圧及びドレイン
電流の制御性が不十分となる問題点を有している。
【０００７】本発明の目的は、上述の問題点を解決し
た、電界効果トランジスタを提供することにある。
た、電界効果トランジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明の電解効果トラン
ジスタは、ｎ型に不純物ドープした化合物半導体層から
なるチャネル層と、前記チャネル層の表面に形成された
前記チャネル層のキャリア濃度よりキャリア濃度が低く
かつ断面構造が上部から下部へ一段或いは多段に狭くな
る形状を有した低濃度領域と、前記低濃度領域上に前記
低濃度領域の上部寸法より狭いゲート長を有するゲート
電極と、前記チャネル層上に形成されたソース電極と、
前記チャネル層上に形成されたドレイン電極を備えるこ
とを特徴としている。
ジスタは、ｎ型に不純物ドープした化合物半導体層から
なるチャネル層と、前記チャネル層の表面に形成された
前記チャネル層のキャリア濃度よりキャリア濃度が低く
かつ断面構造が上部から下部へ一段或いは多段に狭くな
る形状を有した低濃度領域と、前記低濃度領域上に前記
低濃度領域の上部寸法より狭いゲート長を有するゲート
電極と、前記チャネル層上に形成されたソース電極と、
前記チャネル層上に形成されたドレイン電極を備えるこ
とを特徴としている。
【０００９】また、本発明の電解効果トランジスタは、
ｎ型に不純物ドープした化合物半導体層からなるチャネ
ル層と、前記チャネル層内に形成された領域であってそ
の上面及び下面では前記チャネル層と接することなく、
かつ前記チャネル層のキャリア濃度よりキャリア濃度が
低く断面構造が上部から下部へ徐々に狭くなる形状を有
した低濃度領域と、前記低濃度領域上に前記低濃度領域
の上部寸法より狭いゲート長を有するゲート電極と、前
記チャネル層上に形成されたソース電極と、前記チャネ
ル層上に形成されたドレイン電極とを備えることを特徴
としている。
ｎ型に不純物ドープした化合物半導体層からなるチャネ
ル層と、前記チャネル層内に形成された領域であってそ
の上面及び下面では前記チャネル層と接することなく、
かつ前記チャネル層のキャリア濃度よりキャリア濃度が
低く断面構造が上部から下部へ徐々に狭くなる形状を有
した低濃度領域と、前記低濃度領域上に前記低濃度領域
の上部寸法より狭いゲート長を有するゲート電極と、前
記チャネル層上に形成されたソース電極と、前記チャネ
ル層上に形成されたドレイン電極とを備えることを特徴
としている。
【００１０】
【実施例】次に、本発明の実施例について図を参照して
説明する。
説明する。
【００１１】図１は本発明の電界効果トランジスタ（Ｆ
ＥＴ）の構造断面図であり、図２は本構造の工程断面図
である。
ＥＴ）の構造断面図であり、図２は本構造の工程断面図
である。
【００１２】このＦＥＴの製造にあたっては、ＭＢＥ技
術を用いて、半絶縁性ＧａＡｓ基板１上に３．５×１０
17ｃｍ-3の不純物濃度で３０００Ａのチャネル層２を形
成する。このチャネル層上にプラズマＣＶＤにより酸化
膜３を３０００Ａ成膜後、リソグラフィー技術により
１．０μｍ幅のリセス構造のパターン形成を行う。この
酸化膜３をＣＨＦ3 ガスを用いて進行波パワー１３０
Ｗ、基板バイアス２０ＶでMagenetron Ion Etching（Ｍ
ＩＥ）加工しパターン形成を行う。このＭＩＥ加工時に
は、２０００Ａの深さのキャリアの不活性化領域が形成
される。この領域の深さはエッチング時のＭＩＥ装置の
基板のバイアス条件あるいは開口後のエッチング時間に
よって制御可能である。開口後のオーバーエッチング時
間を十分大きくとることにより不活性領域の深さは飽和
傾向となるため制御性を向上させることが可能となる。
術を用いて、半絶縁性ＧａＡｓ基板１上に３．５×１０
17ｃｍ-3の不純物濃度で３０００Ａのチャネル層２を形
成する。このチャネル層上にプラズマＣＶＤにより酸化
膜３を３０００Ａ成膜後、リソグラフィー技術により
１．０μｍ幅のリセス構造のパターン形成を行う。この
酸化膜３をＣＨＦ3 ガスを用いて進行波パワー１３０
Ｗ、基板バイアス２０ＶでMagenetron Ion Etching（Ｍ
ＩＥ）加工しパターン形成を行う。このＭＩＥ加工時に
は、２０００Ａの深さのキャリアの不活性化領域が形成
される。この領域の深さはエッチング時のＭＩＥ装置の
基板のバイアス条件あるいは開口後のエッチング時間に
よって制御可能である。開口後のオーバーエッチング時
間を十分大きくとることにより不活性領域の深さは飽和
傾向となるため制御性を向上させることが可能となる。
【００１３】図６にこのときのキャリアプロファイルを
示す。
示す。
【００１４】この後、酸化膜３のパターンをマスクに図
２（ｃ）に示すように硫酸・過酸化水素水により１５０
０Ａエッチングのワイドリセス構造の形成をおこなう。
この構造によりソース抵抗及びドレイン抵抗の低減をお
こなう。しかしながらワイドリセスを行うことは必ずし
も必須ではない。次に、同図（ｄ）に示すように側壁酸
化膜５をプラズマＣＶＤにより３０００Ａ形成し、同図
（ｅ）に示すように、ＳＦ6 ガスにより酸化膜３のElec
tron Cycrotron Rescnanace エッチング（ＥＣＲエッチ
ング）加工により側壁酸化膜５の開口を行う。開口後Ａ
ｒ+ プラズマ処理によりダメージを導入する。ダメージ
の深さは基板バイアスによって制御可能である３５０Ｖ
で８００Ａの深さのキャリアの不活性化が可能となる。
このこのとき、３．５×１０17ｃｍ-3で７００Ａの層厚
のチャネル層２が形成される。さらに、側壁酸化膜５の
下の低濃度領域４は横幅０．３μｍで１０００Ａのチャ
ネル層２が形成される。同図（ｆ）に示すようにゲート
電極６としてＷＳｉをスパッタリング工程により形成
し、同図（ｇ）に示すようにレジストによりパターン形
成後、ドライエッチング工程によりゲート電極６を形成
する。このときゲート長０．４μｍのＴ型ゲート電極６
が形成される。
２（ｃ）に示すように硫酸・過酸化水素水により１５０
０Ａエッチングのワイドリセス構造の形成をおこなう。
この構造によりソース抵抗及びドレイン抵抗の低減をお
こなう。しかしながらワイドリセスを行うことは必ずし
も必須ではない。次に、同図（ｄ）に示すように側壁酸
化膜５をプラズマＣＶＤにより３０００Ａ形成し、同図
（ｅ）に示すように、ＳＦ6 ガスにより酸化膜３のElec
tron Cycrotron Rescnanace エッチング（ＥＣＲエッチ
ング）加工により側壁酸化膜５の開口を行う。開口後Ａ
ｒ+ プラズマ処理によりダメージを導入する。ダメージ
の深さは基板バイアスによって制御可能である３５０Ｖ
で８００Ａの深さのキャリアの不活性化が可能となる。
このこのとき、３．５×１０17ｃｍ-3で７００Ａの層厚
のチャネル層２が形成される。さらに、側壁酸化膜５の
下の低濃度領域４は横幅０．３μｍで１０００Ａのチャ
ネル層２が形成される。同図（ｆ）に示すようにゲート
電極６としてＷＳｉをスパッタリング工程により形成
し、同図（ｇ）に示すようにレジストによりパターン形
成後、ドライエッチング工程によりゲート電極６を形成
する。このときゲート長０．４μｍのＴ型ゲート電極６
が形成される。
【００１５】次に図１に示すようにソース電極７とドレ
イン電極８を形成しＦＥＴを完成する。
イン電極８を形成しＦＥＴを完成する。
【００１６】本構造のＦＥＴではゲート電極６が低濃度
領域４に形成されるために、ゲート電極６端での電界集
中が従来の２段リセス構造（図５）に比較して低減さ
れ、したがってゲート電極６端でのアバランシェブレー
クダウンによるゲート耐圧が従来の２段リセス構造に比
較して高くなる。さらに本構造ではゲートリセスを形成
しないためゲートリセス形成に伴うゲート電極端での電
界集中によるゲート耐圧の低下もおこらない。またゲー
ト電極６横のワイドリセス部での低濃度領域４はゲート
電極６下の低濃度領域４に比較して小さくチャネル層２
は逆に大きい。従って、低濃度領域４と酸化膜３の界面
の電子トラップに起因するＲＦ動作時のチャネル層２の
狭搾現象が起こっても十分のチャネル層２厚を確保する
ことが可能でドレイン電流の減少は起こらない。このた
め出力の低下は起こらず、高電力付加効率の高出力ＦＥ
Ｔを提供することが可能である。本構造によりＸ−Ｋｕ
帯の高出力デバイスとして１８Ｖ以上の耐圧を確保で
き、５０％以上の電力付加効率を単位ゲート幅当たり３
５０ｍＷ／ｍｍ以上の出力有する高出力ＦＥＴが実現可
能である。
領域４に形成されるために、ゲート電極６端での電界集
中が従来の２段リセス構造（図５）に比較して低減さ
れ、したがってゲート電極６端でのアバランシェブレー
クダウンによるゲート耐圧が従来の２段リセス構造に比
較して高くなる。さらに本構造ではゲートリセスを形成
しないためゲートリセス形成に伴うゲート電極端での電
界集中によるゲート耐圧の低下もおこらない。またゲー
ト電極６横のワイドリセス部での低濃度領域４はゲート
電極６下の低濃度領域４に比較して小さくチャネル層２
は逆に大きい。従って、低濃度領域４と酸化膜３の界面
の電子トラップに起因するＲＦ動作時のチャネル層２の
狭搾現象が起こっても十分のチャネル層２厚を確保する
ことが可能でドレイン電流の減少は起こらない。このた
め出力の低下は起こらず、高電力付加効率の高出力ＦＥ
Ｔを提供することが可能である。本構造によりＸ−Ｋｕ
帯の高出力デバイスとして１８Ｖ以上の耐圧を確保で
き、５０％以上の電力付加効率を単位ゲート幅当たり３
５０ｍＷ／ｍｍ以上の出力有する高出力ＦＥＴが実現可
能である。
【００１７】上記エピ濃度についてはゲート長等とのス
ケーリング側で決定されるものであり上記の濃度である
必要はない。また、ゲート耐圧に関しても動作電圧等で
決定されること、及びパッシベーション膜の特性にも関
係するためゲート電極−ドレイン電極間の表面のダメー
ジ深さは用途にあわせて変化される必要がある。また、
不活性化のプロセスとしては、他のイオン加工プロセス
を用いてたり、またエッチングプロセス同時におこなて
もよい。例えば図２（ｂ）の工程で不活性化を行わず、
図２（ｃ）の工程でリセスエッチングを行いつつ同時に
ダメージを導入することも可能である。文献４(Journal
of Electronic Materials, Vol.21 No.1 p3,1992)で示
される３０ｅＶのＣ１によるreactive ion beam etchin
g(RIBE)によりリセス構造のエッチングと同時に５００
Ａのダメージ領域を形成することが可能である。また、
プロセスとして文献５(Mat. Res. Soc. Proc. Vol.240
p335, 1992) で用いられるＳｉＣｌ 4 ／ＳｉＦ 4 プラズ
マによるreactive ion etchingをもちいることによりプ
ラズマ電圧を変化あるいはエッチング時間の変化により
シートキャリア濃度を制御することが可能である。
ケーリング側で決定されるものであり上記の濃度である
必要はない。また、ゲート耐圧に関しても動作電圧等で
決定されること、及びパッシベーション膜の特性にも関
係するためゲート電極−ドレイン電極間の表面のダメー
ジ深さは用途にあわせて変化される必要がある。また、
不活性化のプロセスとしては、他のイオン加工プロセス
を用いてたり、またエッチングプロセス同時におこなて
もよい。例えば図２（ｂ）の工程で不活性化を行わず、
図２（ｃ）の工程でリセスエッチングを行いつつ同時に
ダメージを導入することも可能である。文献４(Journal
of Electronic Materials, Vol.21 No.1 p3,1992)で示
される３０ｅＶのＣ１によるreactive ion beam etchin
g(RIBE)によりリセス構造のエッチングと同時に５００
Ａのダメージ領域を形成することが可能である。また、
プロセスとして文献５(Mat. Res. Soc. Proc. Vol.240
p335, 1992) で用いられるＳｉＣｌ 4 ／ＳｉＦ 4 プラズ
マによるreactive ion etchingをもちいることによりプ
ラズマ電圧を変化あるいはエッチング時間の変化により
シートキャリア濃度を制御することが可能である。
【００１８】また、低濃度領域の形成にあたってはイオ
ン加工することは必ずしも必須ではなく低濃度領域を低
濃度にｎ型に不純物ドープした領域或いは不純物ドープ
しない領域を選択エピ成長を用いて形成しても問題はな
い。
ン加工することは必ずしも必須ではなく低濃度領域を低
濃度にｎ型に不純物ドープした領域或いは不純物ドープ
しない領域を選択エピ成長を用いて形成しても問題はな
い。
【００１９】次に本発明の他の実施例を図３の工程断面
図を用いて説明する。実施例１と同様にアンドープのＧ
ａＡｓ基板１上に２．５×１０17ｃｍ-3にｎ型に不純物
ドープした２４００Ａのチャネル層２をＭＢＥ技術を用
いて形成し、同チャネル層２上に酸化膜３をプラズマＣ
ＶＤにより３０００Ａ形成する。
図を用いて説明する。実施例１と同様にアンドープのＧ
ａＡｓ基板１上に２．５×１０17ｃｍ-3にｎ型に不純物
ドープした２４００Ａのチャネル層２をＭＢＥ技術を用
いて形成し、同チャネル層２上に酸化膜３をプラズマＣ
ＶＤにより３０００Ａ形成する。
【００２０】図３（ａ）に示すように、レジストによる
パターン形成後、ＥＣＲ技術を用いて酸化膜３を１．８
μｍの開口幅で開口を行う。同図（ｂ）に示すように、
ＥＣＲ開口後に例えばＡｒ+ プラズマに開口部をさらす
ことにより不活性化することができる。不活性化領域４
の深さはプラズマのバイアス電圧で制御可能である。例
えば１００Ｖのバイアスでは５００Ａの深さでチャネル
層が不活性化される。同図（ｃ）に示すようにプラズマ
ＣＶＤにより側壁酸化膜５を３０００Ａ形成する。同図
（ｄ）に示すように再びＥＣＲ技術を用いて側壁酸化膜
５の開口を行う。このとき開口部の寸法は１．２μｍで
ある。同図（ｅ）に示すように３５０ＶのバイアスでＡ
ｒ+ プラズマ処理を行うことにより約８００Ａの不活性
化領域が形成される。この後、同図（ｆ）に示すように
プラズマＣＶＤにより側壁酸化膜５を３０００Ａ成長す
る。同図（ｇ）に示すようにＲＩＥ技術によりＣＨＦ3
＋Ｏ2 プラズマにより側壁酸化膜５の開口エッチンを行
う。このとき開口幅は０．６μｍとなる。このとき実施
例１と同様に、バイアス電圧を４００Ｖとすることによ
り不活性領域の深さを１０００Ａとすることができる。
従ってゲート電極下のチャネル層２は１２００Ａとなり
ドレイン電極方向に向かってチャネル層２の層厚は１６
００Ａ、１９００Ａと徐々に大きくなる構造を実現する
ことが可能である。
パターン形成後、ＥＣＲ技術を用いて酸化膜３を１．８
μｍの開口幅で開口を行う。同図（ｂ）に示すように、
ＥＣＲ開口後に例えばＡｒ+ プラズマに開口部をさらす
ことにより不活性化することができる。不活性化領域４
の深さはプラズマのバイアス電圧で制御可能である。例
えば１００Ｖのバイアスでは５００Ａの深さでチャネル
層が不活性化される。同図（ｃ）に示すようにプラズマ
ＣＶＤにより側壁酸化膜５を３０００Ａ形成する。同図
（ｄ）に示すように再びＥＣＲ技術を用いて側壁酸化膜
５の開口を行う。このとき開口部の寸法は１．２μｍで
ある。同図（ｅ）に示すように３５０ＶのバイアスでＡ
ｒ+ プラズマ処理を行うことにより約８００Ａの不活性
化領域が形成される。この後、同図（ｆ）に示すように
プラズマＣＶＤにより側壁酸化膜５を３０００Ａ成長す
る。同図（ｇ）に示すようにＲＩＥ技術によりＣＨＦ3
＋Ｏ2 プラズマにより側壁酸化膜５の開口エッチンを行
う。このとき開口幅は０．６μｍとなる。このとき実施
例１と同様に、バイアス電圧を４００Ｖとすることによ
り不活性領域の深さを１０００Ａとすることができる。
従ってゲート電極下のチャネル層２は１２００Ａとなり
ドレイン電極方向に向かってチャネル層２の層厚は１６
００Ａ、１９００Ａと徐々に大きくなる構造を実現する
ことが可能である。
【００２１】次に、図３（ｉ）に示す様に、ゲート電極
６を形成後、同図（ｊ）に示すようにソース電極７、ド
レイン電極８を形成してＦＥＴを完成する。
６を形成後、同図（ｊ）に示すようにソース電極７、ド
レイン電極８を形成してＦＥＴを完成する。
【００２２】他の実施例を図４の工程断面図を用いて示
す。本構造では実施例１と同様に酸化膜３を開口後、Ａ
ｒ+ プラズマにより８００Ａの不活性領域４を形成し、
側壁酸化膜５を３０００Ａ形成後、ＣＨＦ3 ガスによる
ＭＩＥにより側壁酸化膜の開口を行う。開口後４５０℃
でアニールを行うことにより水素原子の拡散によるキャ
リア濃度の減少が起こり、低濃度領域１０が２．０Ｅ１
７ｃｍ−３で形成される。本構造でもゲート電極下のシ
ートキャリア濃度に比較してゲート横のシートキャリア
濃度を増加させる構造となり他の実施例と同様の効果を
もつ。
す。本構造では実施例１と同様に酸化膜３を開口後、Ａ
ｒ+ プラズマにより８００Ａの不活性領域４を形成し、
側壁酸化膜５を３０００Ａ形成後、ＣＨＦ3 ガスによる
ＭＩＥにより側壁酸化膜の開口を行う。開口後４５０℃
でアニールを行うことにより水素原子の拡散によるキャ
リア濃度の減少が起こり、低濃度領域１０が２．０Ｅ１
７ｃｍ−３で形成される。本構造でもゲート電極下のシ
ートキャリア濃度に比較してゲート横のシートキャリア
濃度を増加させる構造となり他の実施例と同様の効果を
もつ。
【００２３】
【発明の効果】以上説明したように本発明はｎ型に不純
物ドープした化合物半導体層（チャネル層）と、このチ
ャネル層内に形成された領域でかつこの領域上ではチャ
ネル層と接しない領域でかつ該チャネル層のｎ型不純物
濃度より低濃度にｎ型不純物ドープされた領域でかつ断
面構造が上部から下部へ一段或いは多段に狭くなる形状
を有した領域（低濃度領域）と、この低濃度領域上に該
低濃度領域の上部寸法より狭いゲート長を有するゲート
電極と、該チャネル層上に形成されたソース電極と、該
チャネル層上に形成されたドレイン電極を備えているた
め、ゲートリセスを形成することなく大信号動作を行う
高出力ＦＥＴを実現することが可能である。特に大信号
動作をする場合、ゲート電極とドレイン電極の間の半導
体表面の電子トラップに電子がトラップされ表面ポテン
シャルが上昇し、チャネル層が表面空乏層により狭搾さ
れる現象を回避するために必要であった従来の２段リセ
ス構造のゲートリセスを形成することを避けることがで
きる。このため、ゲートリセスに起因するゲート電極端
での電界集中を緩和しアバランシェブレークダウンで決
まるゲート耐圧を向上することが可能であるとともに、
ゲート電極をチャネル層に埋め込まないためゲート容量
の増加が起こらず電力利得を増加させることが可能とな
る。このため、高電力付加効率な高出力ＦＥＴを実現す
ることが可能となる。さらに、ゲートリセス間距離を側
壁酸化膜の膜厚で制御するため、ゲート耐圧の制御性が
増加する。さらに、ゲート電極下のプロファイルがｎ-
／ｎ構造となるため、ｇｍがゲートバイアスに対しコン
スタントとなり特にＲＦ特性における歪特性が減少させ
るという効果もある。（２）ｎ型に不純物ドープした化
合物半導体層（チャネル層）と、このチャネル層内に形
成された領域でかつこの領域の上部及び領域の下部では
チャネル層と接しないような領域でかつ該チャネル層の
ｎ型不純物濃度より低濃度にｎ型不純物ドープされた領
域でかつ断面構造が上部へ徐々に狭くなる形状を有した
領域（低濃度領域）と、この低濃度領域上に該低濃度領
域の上部寸法より狭いゲート長を有するゲート電極と、
該チャネル層上に形成されたソース電極と、該チャネル
層上に形成されたドレイン電極を備えるているため上記
と同様に高電力付加効率な高出力ＦＥＴを実現すること
が可能となる。
物ドープした化合物半導体層（チャネル層）と、このチ
ャネル層内に形成された領域でかつこの領域上ではチャ
ネル層と接しない領域でかつ該チャネル層のｎ型不純物
濃度より低濃度にｎ型不純物ドープされた領域でかつ断
面構造が上部から下部へ一段或いは多段に狭くなる形状
を有した領域（低濃度領域）と、この低濃度領域上に該
低濃度領域の上部寸法より狭いゲート長を有するゲート
電極と、該チャネル層上に形成されたソース電極と、該
チャネル層上に形成されたドレイン電極を備えているた
め、ゲートリセスを形成することなく大信号動作を行う
高出力ＦＥＴを実現することが可能である。特に大信号
動作をする場合、ゲート電極とドレイン電極の間の半導
体表面の電子トラップに電子がトラップされ表面ポテン
シャルが上昇し、チャネル層が表面空乏層により狭搾さ
れる現象を回避するために必要であった従来の２段リセ
ス構造のゲートリセスを形成することを避けることがで
きる。このため、ゲートリセスに起因するゲート電極端
での電界集中を緩和しアバランシェブレークダウンで決
まるゲート耐圧を向上することが可能であるとともに、
ゲート電極をチャネル層に埋め込まないためゲート容量
の増加が起こらず電力利得を増加させることが可能とな
る。このため、高電力付加効率な高出力ＦＥＴを実現す
ることが可能となる。さらに、ゲートリセス間距離を側
壁酸化膜の膜厚で制御するため、ゲート耐圧の制御性が
増加する。さらに、ゲート電極下のプロファイルがｎ-
／ｎ構造となるため、ｇｍがゲートバイアスに対しコン
スタントとなり特にＲＦ特性における歪特性が減少させ
るという効果もある。（２）ｎ型に不純物ドープした化
合物半導体層（チャネル層）と、このチャネル層内に形
成された領域でかつこの領域の上部及び領域の下部では
チャネル層と接しないような領域でかつ該チャネル層の
ｎ型不純物濃度より低濃度にｎ型不純物ドープされた領
域でかつ断面構造が上部へ徐々に狭くなる形状を有した
領域（低濃度領域）と、この低濃度領域上に該低濃度領
域の上部寸法より狭いゲート長を有するゲート電極と、
該チャネル層上に形成されたソース電極と、該チャネル
層上に形成されたドレイン電極を備えるているため上記
と同様に高電力付加効率な高出力ＦＥＴを実現すること
が可能となる。
【図１】本発明の一実施例の構造断面図である。
【図２】本発明の一実施例の工程断面図である。
【図３】他の実施例の工程断面図を示す。
【図４】他の実施例の工程断面図を示す。
【図５】従来の技術の工程断面図を示す。
【図６】実施例のキャリアプロファイルを示す。
１ ＧａＡｓ基板 ２ チャネル層 ３ 酸化膜 ４ 低濃度領域 ５ 側壁酸化膜 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ レジスト １０ 低濃度領域
Claims (2)
- 【請求項１】 ｎ型に不純物ドープした化合物半導体層
からなるチャネル層と、前記チャネル層の表面に形成さ
れた前記チャネル層のキャリア濃度よりキャリア濃度が
低くかつ断面構造が上部から下部へ一段或いは多段に狭
くなる形状を有した低濃度領域と、前記低濃度領域上に
前記低濃度領域の上部寸法より狭いゲート長を有するゲ
ート電極と、前記チャネル層上に形成されたソース電極
と、前記チャネル層上に形成されたドレイン電極とを備
えることを特徴とする電界効果トランジスタ。 - 【請求項２】 ｎ型に不純物ドープした化合物半導体層
からなるチャネル層と、前記チャネル層内に形成された
領域であってその上面及び下面では前記チャネル層と接
することなく、かつ前記チャネル層のキャリア濃度より
キャリア濃度が低く、断面構造が上部から下部へ徐々に
狭くなる形状を有した低濃度領域と、前記低濃度領域上
に前記低濃度領域の上部寸法より狭いゲート長を有する
ゲート電極と、前記チャネル層上に形成されたソース電
極と、前記チャネル層上に形成されたドレイン電極とを
備えることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333209A JP2674495B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333209A JP2674495B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193089A JPH07193089A (ja) | 1995-07-28 |
| JP2674495B2 true JP2674495B2 (ja) | 1997-11-12 |
Family
ID=18263542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5333209A Expired - Fee Related JP2674495B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674495B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167622A (ja) * | 1994-12-15 | 1996-06-25 | Murata Mfg Co Ltd | 半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222549A (ja) * | 1989-02-23 | 1990-09-05 | Murata Mfg Co Ltd | 半導体装置の構造 |
| JPH03190143A (ja) * | 1989-12-19 | 1991-08-20 | Nec Corp | ショットキ障壁ゲート型電界効果トランジスタ |
| JP2679333B2 (ja) * | 1990-02-26 | 1997-11-19 | 日本電気株式会社 | ショットキー障壁接合ゲート型電界効果トランジスタ |
| JP2664527B2 (ja) * | 1990-07-16 | 1997-10-15 | 三菱電機株式会社 | 半導体装置 |
| JPH05291301A (ja) * | 1992-04-10 | 1993-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
-
1993
- 1993-12-27 JP JP5333209A patent/JP2674495B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193089A (ja) | 1995-07-28 |
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