JPH08167622A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08167622A JPH08167622A JP6312248A JP31224894A JPH08167622A JP H08167622 A JPH08167622 A JP H08167622A JP 6312248 A JP6312248 A JP 6312248A JP 31224894 A JP31224894 A JP 31224894A JP H08167622 A JPH08167622 A JP H08167622A
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Abstract
(57)【要約】
【目的】 エッチングというプロセスを用いることな
く、基板面内及びロット間における能動層のコンダクタ
ンスを制御し、ピンチオフ電圧及び飽和ドレイン電流の
均一性を向上させるための半導体装置及びその製造方法
を提供する。 【構成】 化合物半導体基板１上に形成されたｎ能動層
２と、ｎ+ 能動層３と、ソース電極４と、ドレイン電極
５と、ショットキー電極８とを有する半導体装置におい
て、能動層２のショットキー電極８が形成される領域及
びその近傍に、能動層２のコンダクタンスを制御するた
めの抵抗層２ａをプラズマ処理を施して形成した後、抵
抗層２ａ上にショットキー電極８を形成する。
く、基板面内及びロット間における能動層のコンダクタ
ンスを制御し、ピンチオフ電圧及び飽和ドレイン電流の
均一性を向上させるための半導体装置及びその製造方法
を提供する。 【構成】 化合物半導体基板１上に形成されたｎ能動層
２と、ｎ+ 能動層３と、ソース電極４と、ドレイン電極
５と、ショットキー電極８とを有する半導体装置におい
て、能動層２のショットキー電極８が形成される領域及
びその近傍に、能動層２のコンダクタンスを制御するた
めの抵抗層２ａをプラズマ処理を施して形成した後、抵
抗層２ａ上にショットキー電極８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、ショットキー接合型電界効果トラ
ンジスタ、高電子移動度トランジスタ等のショットキー
電極を有する半導体装置とその製造方法に関する。
造方法に関し、特に、ショットキー接合型電界効果トラ
ンジスタ、高電子移動度トランジスタ等のショットキー
電極を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】一般に、ガリウム砒素（以下ＧａＡｓと
記す）集積回路に使用されているガリウム砒素ショット
キー接合型電界効果トランジスタ（以下ＧａＡｓＭＥＳ
ＦＥＴと記す）は、回路を構成するうえでピンチオフ電
圧及び飽和ドレイン電流の制御が必要不可欠となってい
る。
記す）集積回路に使用されているガリウム砒素ショット
キー接合型電界効果トランジスタ（以下ＧａＡｓＭＥＳ
ＦＥＴと記す）は、回路を構成するうえでピンチオフ電
圧及び飽和ドレイン電流の制御が必要不可欠となってい
る。
【０００３】図５（ａ）〜（ｃ）は、一般的なＧａＡｓ
ＭＥＳＦＥＴ５０の製造方法を示す断面図であり、以
下、その概略を説明する。まず、半絶縁性ＧａＡｓ基板
５１の表面に、ｎ型不純物を注入してｎ能動層５２を形
成する。次いで、ソース領域及びドレイン領域にｎ型不
純物を注入してｎ能動層５２の両側にｎ+ 能動層５３を
形成する（図５（ａ））。次いで、ｎ+ 能動層５３の上
にオーミック電極を堆積させて、ソース電極５４及びド
レイン電極５５を設ける（図５（ｂ））。最後に、ｎ能
動層５２をエッチングして形成したリセス溝５２ａ内に
ゲート電極５８を設ける（図５（ｃ））。このようにし
てＧａＡｓＭＥＳＦＥＴ５０が形成される。
ＭＥＳＦＥＴ５０の製造方法を示す断面図であり、以
下、その概略を説明する。まず、半絶縁性ＧａＡｓ基板
５１の表面に、ｎ型不純物を注入してｎ能動層５２を形
成する。次いで、ソース領域及びドレイン領域にｎ型不
純物を注入してｎ能動層５２の両側にｎ+ 能動層５３を
形成する（図５（ａ））。次いで、ｎ+ 能動層５３の上
にオーミック電極を堆積させて、ソース電極５４及びド
レイン電極５５を設ける（図５（ｂ））。最後に、ｎ能
動層５２をエッチングして形成したリセス溝５２ａ内に
ゲート電極５８を設ける（図５（ｃ））。このようにし
てＧａＡｓＭＥＳＦＥＴ５０が形成される。
【０００４】従来法によるピンチオフ電圧及び飽和ドレ
イン電流の制御は、リセス溝のエッチング量に依存した
能動層のコンダクタンスの選択で行い、設計値を狙い目
としてＧａＡｓＭＥＳＦＥＴを形成していた。
イン電流の制御は、リセス溝のエッチング量に依存した
能動層のコンダクタンスの選択で行い、設計値を狙い目
としてＧａＡｓＭＥＳＦＥＴを形成していた。
【０００５】
【発明が解決しようとする課題】しかしながら、ｎ能動
層５２をエッチングする際に、りん酸系、硫酸系等のウ
エットエッチングを用いる場合、基板面内及びロット間
には、若干のエッチング量、つまり能動層のコンダクタ
ンスの不均一が生じ、必ずしもピンチオフ電圧及び飽和
ドレイン電流が狙い目通りにならず、均一性も悪くなる
ということがあった。従って、素子特性が基板面内及び
ロット間で不均一になるという問題点があった。
層５２をエッチングする際に、りん酸系、硫酸系等のウ
エットエッチングを用いる場合、基板面内及びロット間
には、若干のエッチング量、つまり能動層のコンダクタ
ンスの不均一が生じ、必ずしもピンチオフ電圧及び飽和
ドレイン電流が狙い目通りにならず、均一性も悪くなる
ということがあった。従って、素子特性が基板面内及び
ロット間で不均一になるという問題点があった。
【０００６】また、エッチング量、つまり能動層のコン
ダクタンスを均一にするために、ｎ能動層５２をエッチ
ングする際に、反応性イオンエッチング、イオンミリン
グ等のドライエッチングを用いる場合があるが、この場
合、基板表面にダメージ等が入り、素子特性が劣化する
という問題点があった。
ダクタンスを均一にするために、ｎ能動層５２をエッチ
ングする際に、反応性イオンエッチング、イオンミリン
グ等のドライエッチングを用いる場合があるが、この場
合、基板表面にダメージ等が入り、素子特性が劣化する
という問題点があった。
【０００７】本発明の目的は、エッチングというプロセ
スを用いることなく、基板面内及びロット間における能
動層のコンダクタンスを制御し、ピンチオフ電圧及び飽
和ドレイン電流の均一性を向上させるための半導体装置
及びその製造方法を提供するものである。
スを用いることなく、基板面内及びロット間における能
動層のコンダクタンスを制御し、ピンチオフ電圧及び飽
和ドレイン電流の均一性を向上させるための半導体装置
及びその製造方法を提供するものである。
【０００８】
【課題を解決するための手段】上述する問題点を解決す
るため本発明は、化合物半導体基板上に形成した能動層
と、該能動層上に形成した２つのオーミック電極と、該
オーミック電極間に形成したショットキー電極とを有す
る半導体装置において、前記能動層の前記ショットキー
電極が形成される領域及びその近傍に、前記能動層のコ
ンダクタンスを制御するための抵抗層が形成されている
ことを特徴とする。
るため本発明は、化合物半導体基板上に形成した能動層
と、該能動層上に形成した２つのオーミック電極と、該
オーミック電極間に形成したショットキー電極とを有す
る半導体装置において、前記能動層の前記ショットキー
電極が形成される領域及びその近傍に、前記能動層のコ
ンダクタンスを制御するための抵抗層が形成されている
ことを特徴とする。
【０００９】また、本発明は、前記抵抗層を、プラズマ
処理を施して形成した後、前記抵抗層上に前記ショット
キー電極を形成することを特徴とする。
処理を施して形成した後、前記抵抗層上に前記ショット
キー電極を形成することを特徴とする。
【００１０】
【作用】本発明によれば、能動層のショットキー電極が
形成される領域及びその近傍に、砒素リッチによる欠陥
に起因した活性化エネルギーが０．６乃至０．８ｅＶ、
密度が約１×１０14ｃｍ-3の表面準位を有する抵抗層を
設けることによって、基板面内及びロット間で能動層の
コンダクタンスを再現性良く、均一に制御することがで
きる。
形成される領域及びその近傍に、砒素リッチによる欠陥
に起因した活性化エネルギーが０．６乃至０．８ｅＶ、
密度が約１×１０14ｃｍ-3の表面準位を有する抵抗層を
設けることによって、基板面内及びロット間で能動層の
コンダクタンスを再現性良く、均一に制御することがで
きる。
【００１１】また、能動層にプラズマ処理を施すことに
より、簡単な方法で抵抗層を形成することができるの
で、半導体装置の構造や製造工程等が複雑になることも
なく、簡易な手段よって能動層のコンダクタンスを容易
に、かつ均一性良く制御することができる。
より、簡単な方法で抵抗層を形成することができるの
で、半導体装置の構造や製造工程等が複雑になることも
なく、簡易な手段よって能動層のコンダクタンスを容易
に、かつ均一性良く制御することができる。
【００１２】
【実施例】以下、図面を参照にして本発明の実施例を説
明する。なお、各実施例中において、第１の実施例と同
一もしくは同等の部分には同一番号を付し、その説明は
省略する。
明する。なお、各実施例中において、第１の実施例と同
一もしくは同等の部分には同一番号を付し、その説明は
省略する。
【００１３】図１（ａ）〜（ｄ）は、本発明の一実施例
によるＧａＡｓＭＥＳＦＥＴ１０の製造方法を示す断面
図であり、以下、その概略を説明する。まず、図１
（ａ）に示すように、半絶縁性ＧａＡｓからなる半導体
基板１表面に、ｎ能動層２を形成し、さらにｎ能動層２
の両側に高キャリア濃度のｎ+ 能動層３を形成する。例
えば、イオン注入法により、半絶縁性基板１の表面に注
入エネルギー８０ｋｅＶ、注入量６×１０12ｃｍ-2でｎ
型イオンを注入してｎ能動層２を形成した後、ｎ+ 能動
層３を形成しようとする領域を除く領域をレジスト（図
示せず）で覆い、このレジストをマスクとして注入エネ
ルギー１２０ｋｅＶ、注入量２×１０13ｃｍ-2でｎ型イ
オンを注入し、ソース電極及びドレイン電極を形成する
領域の下にｎ+ 能動層３を形成する。
によるＧａＡｓＭＥＳＦＥＴ１０の製造方法を示す断面
図であり、以下、その概略を説明する。まず、図１
（ａ）に示すように、半絶縁性ＧａＡｓからなる半導体
基板１表面に、ｎ能動層２を形成し、さらにｎ能動層２
の両側に高キャリア濃度のｎ+ 能動層３を形成する。例
えば、イオン注入法により、半絶縁性基板１の表面に注
入エネルギー８０ｋｅＶ、注入量６×１０12ｃｍ-2でｎ
型イオンを注入してｎ能動層２を形成した後、ｎ+ 能動
層３を形成しようとする領域を除く領域をレジスト（図
示せず）で覆い、このレジストをマスクとして注入エネ
ルギー１２０ｋｅＶ、注入量２×１０13ｃｍ-2でｎ型イ
オンを注入し、ソース電極及びドレイン電極を形成する
領域の下にｎ+ 能動層３を形成する。
【００１４】次いで、図１（ｂ）に示すように、ｎ+ 能
動層３の上にＡｕ−Ｇｅ／Ｎｉ系等のオーミック金属を
蒸着してソース電極４及びドレイン電極５を形成し、両
電極４、５を熱処理して合金化する。
動層３の上にＡｕ−Ｇｅ／Ｎｉ系等のオーミック金属を
蒸着してソース電極４及びドレイン電極５を形成し、両
電極４、５を熱処理して合金化する。
【００１５】次いで、図１（ｃ）に示すように、ゲート
形成用レジスト層９をマスクとし、開口部９ａを通して
ｎ能動層２のゲート近傍にのみプラズマ照射（図おい
て、矢印は、プラズマ照射の方向を示す）を行う。この
プラズマ処理により、ゲート電極形成領域及びその周辺
部のｎ能動層２に抵抗層２ａを形成する。
形成用レジスト層９をマスクとし、開口部９ａを通して
ｎ能動層２のゲート近傍にのみプラズマ照射（図おい
て、矢印は、プラズマ照射の方向を示す）を行う。この
プラズマ処理により、ゲート電極形成領域及びその周辺
部のｎ能動層２に抵抗層２ａを形成する。
【００１６】このプラズマ処理は、例えば、反応性イオ
ンエッチング装置により、ガス種がＯ2 、ガス流量が１
０ｓｃｃｍ、反応圧力が５０ｍｍＴｏｒｒ、セルフバイ
アスが１２０乃至２４０Ｖで実施することができる。処
理時間は、ソース・ドレイン間のコンダクタンスが設計
値通りになるように設定する。また、プラズマ源となる
ガス種は、Ｏ2 、Ｎ2 、Ａｒ、ＣＦ4 、ＣＨＦ3 、Ｈ2
等のガスを始めとし手、プラズマ源となるガスであれば
任意のガスを用いることができる。あるいは、これらの
ガスを複数組み合わせたものであってもよい。
ンエッチング装置により、ガス種がＯ2 、ガス流量が１
０ｓｃｃｍ、反応圧力が５０ｍｍＴｏｒｒ、セルフバイ
アスが１２０乃至２４０Ｖで実施することができる。処
理時間は、ソース・ドレイン間のコンダクタンスが設計
値通りになるように設定する。また、プラズマ源となる
ガス種は、Ｏ2 、Ｎ2 、Ａｒ、ＣＦ4 、ＣＨＦ3 、Ｈ2
等のガスを始めとし手、プラズマ源となるガスであれば
任意のガスを用いることができる。あるいは、これらの
ガスを複数組み合わせたものであってもよい。
【００１７】最後に、図１（ｄ）に示すように、半導体
基板１を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸漬し
て抵抗層２ａの表面に形成された酸化膜（図示せず）を
除去した後、Ｔｉ−Ｐｔ−ＡｕまたはＡｌ等からなる金
属を蒸着し、ゲート電極８を形成し、ＧａＡｓＭＥＳＦ
ＥＴ１０を形成する。
基板１を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸漬し
て抵抗層２ａの表面に形成された酸化膜（図示せず）を
除去した後、Ｔｉ−Ｐｔ−ＡｕまたはＡｌ等からなる金
属を蒸着し、ゲート電極８を形成し、ＧａＡｓＭＥＳＦ
ＥＴ１０を形成する。
【００１８】以上説明したように、このＧａＡｓＭＥＳ
ＦＥＴ１０の構成及びその製造方法の特徴とするところ
は、ショットキー接合をなすゲート電極８直下及びその
近傍にプラズマ処理を施すことにより、ｎ能動層２にプ
ラズマ処理による抵抗層２ａを形成し、ｎ能動層２のコ
ンダクタンスを再現性良く、均一に制御することにあ
る。したがって、前記実施例において、プラズマ処理工
程以外の他の工程は、従来の工程と同様である。
ＦＥＴ１０の構成及びその製造方法の特徴とするところ
は、ショットキー接合をなすゲート電極８直下及びその
近傍にプラズマ処理を施すことにより、ｎ能動層２にプ
ラズマ処理による抵抗層２ａを形成し、ｎ能動層２のコ
ンダクタンスを再現性良く、均一に制御することにあ
る。したがって、前記実施例において、プラズマ処理工
程以外の他の工程は、従来の工程と同様である。
【００１９】図２は、本発明の別の実施例を示す断面図
であって、以下、その概略を説明する。ここで示されて
いる半導体装置もソース及びドレイン領域に高キャリア
濃度のｎ+ 能動層３を形成したＧａＡｓＭＥＳＦＥＴで
ある。このＧａＡｓＭＥＳＦＥＴ２０は、ＧａＡｓＭＥ
ＳＦＥＴ１０と比較して、ゲート形成用レジスト層（図
示せず）を形成する前に、ソース及びドレイン電極４、
５をマスクとしてプラズマ照射する。この結果、抵抗層
１２ａが、両電極４、５間のｎ能動層２の表面及びｎ+
能動層３の表面に形成される。
であって、以下、その概略を説明する。ここで示されて
いる半導体装置もソース及びドレイン領域に高キャリア
濃度のｎ+ 能動層３を形成したＧａＡｓＭＥＳＦＥＴで
ある。このＧａＡｓＭＥＳＦＥＴ２０は、ＧａＡｓＭＥ
ＳＦＥＴ１０と比較して、ゲート形成用レジスト層（図
示せず）を形成する前に、ソース及びドレイン電極４、
５をマスクとしてプラズマ照射する。この結果、抵抗層
１２ａが、両電極４、５間のｎ能動層２の表面及びｎ+
能動層３の表面に形成される。
【００２０】図３（ａ）〜（ｄ）は、本発明のさらに別
の実施例によるＧａＡｓＭＥＳＦＥＴ３０の製造方法を
示す断面図であり、以下、その概略を説明する。まず、
図３（ａ）に示すように、半絶縁ＧａＡｓからなる半導
体基板１上部にイオン注入法あるいは分子線エピタキシ
ャル法等によりｎ能動層２２（キャリア濃度約１×１０
17ｃｍ-3）を形成する。次に、ｎ能動層２２上にＡｕ−
Ｇｅ／Ｎｉ系等のオーミック金属を蒸着してソース電極
４及びドレイン電極５を形成し、両電極４、５を熱処理
して合金化する。
の実施例によるＧａＡｓＭＥＳＦＥＴ３０の製造方法を
示す断面図であり、以下、その概略を説明する。まず、
図３（ａ）に示すように、半絶縁ＧａＡｓからなる半導
体基板１上部にイオン注入法あるいは分子線エピタキシ
ャル法等によりｎ能動層２２（キャリア濃度約１×１０
17ｃｍ-3）を形成する。次に、ｎ能動層２２上にＡｕ−
Ｇｅ／Ｎｉ系等のオーミック金属を蒸着してソース電極
４及びドレイン電極５を形成し、両電極４、５を熱処理
して合金化する。
【００２１】次いで、図３（ｂ）に示すように、半導体
基板１、ソース電極４及びドレイン電極５を覆うように
下層レジスト膜６を形成する。続いて、下層レジスト膜
６上に再度レジストを塗布、焼き付けした後、露光、現
像し、所定のパターンの上層レジスト膜７を形成する。
こうして形成した上層レジスト膜７のゲート電極形成領
域に開口部６ａを形成する。
基板１、ソース電極４及びドレイン電極５を覆うように
下層レジスト膜６を形成する。続いて、下層レジスト膜
６上に再度レジストを塗布、焼き付けした後、露光、現
像し、所定のパターンの上層レジスト膜７を形成する。
こうして形成した上層レジスト膜７のゲート電極形成領
域に開口部６ａを形成する。
【００２２】次いで、図３（ｃ）に示すように、上層レ
ジスト膜７をマスクとして、下層レジスト膜６をドライ
エッチングし、開口部６ａの下に開口部６ａよりも若干
広い開口部６ｂを形成する。その後、開口部６ａ、開口
部６ｂを通してｎ能動層２２のゲート近傍にのみプラズ
マ照射（図において、矢印は、プラズマ照射の方向を示
す）を行う。このプラズマ処理により、ゲート電極形成
領域及びその周辺部のｎ能動層２２に抵抗層２２ａを形
成する。したがって、ドライエッチング後に連続して抵
抗層２２ａを形成することも可能である。
ジスト膜７をマスクとして、下層レジスト膜６をドライ
エッチングし、開口部６ａの下に開口部６ａよりも若干
広い開口部６ｂを形成する。その後、開口部６ａ、開口
部６ｂを通してｎ能動層２２のゲート近傍にのみプラズ
マ照射（図において、矢印は、プラズマ照射の方向を示
す）を行う。このプラズマ処理により、ゲート電極形成
領域及びその周辺部のｎ能動層２２に抵抗層２２ａを形
成する。したがって、ドライエッチング後に連続して抵
抗層２２ａを形成することも可能である。
【００２３】なお、この場合も、プラズマ源となるガス
種は、Ｏ2 、Ｎ2 、Ａｒ、ＣＦ4 、ＣＨＦ3 、Ｈ2 等の
ガスを始めとして、プラズマ源となるガスであれば任意
のガスを用いることができる。あるいは、これらのガス
を複数組み合わせたものであってもよい。
種は、Ｏ2 、Ｎ2 、Ａｒ、ＣＦ4 、ＣＨＦ3 、Ｈ2 等の
ガスを始めとして、プラズマ源となるガスであれば任意
のガスを用いることができる。あるいは、これらのガス
を複数組み合わせたものであってもよい。
【００２４】最後に、図３（ｄ）に示すように、半導体
基板１を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸漬し
て抵抗層２２ａの表面に形成された酸化膜（図示せず）
を除去した後、Ｔｉ−Ｐｔ−ＡｕまたはＡｌ等からなる
金属を蒸着し、ゲート電極８を形成し、ＧａＡｓＭＥＳ
ＦＥＴ３０を形成する。
基板１を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸漬し
て抵抗層２２ａの表面に形成された酸化膜（図示せず）
を除去した後、Ｔｉ−Ｐｔ−ＡｕまたはＡｌ等からなる
金属を蒸着し、ゲート電極８を形成し、ＧａＡｓＭＥＳ
ＦＥＴ３０を形成する。
【００２５】図４は、本発明のさらに別の実施例を示す
断面図であって、以下、その概略を説明する。ここで示
されている半導体装置も半絶縁ＧａＡｓからなる半導体
基板１上部にイオン注入法あるいは分子線エピタキシャ
ル法等によりｎ能動層２２のみを形成したＧａＡｓＭＥ
ＳＦＥＴである。このＧａＡｓＭＥＳＦＥＴ４０は、Ｇ
ａＡｓＭＥＳＦＥＴ３０と比較して、ゲート形成用レジ
スト層（図示せず）を形成する前に、ソース及びドレイ
ン電極４、５をマスクとしてプラズマ照射する。この結
果、抵抗層３２ａが、両電極４、５間のｎ能動層２２の
表面に形成される。
断面図であって、以下、その概略を説明する。ここで示
されている半導体装置も半絶縁ＧａＡｓからなる半導体
基板１上部にイオン注入法あるいは分子線エピタキシャ
ル法等によりｎ能動層２２のみを形成したＧａＡｓＭＥ
ＳＦＥＴである。このＧａＡｓＭＥＳＦＥＴ４０は、Ｇ
ａＡｓＭＥＳＦＥＴ３０と比較して、ゲート形成用レジ
スト層（図示せず）を形成する前に、ソース及びドレイ
ン電極４、５をマスクとしてプラズマ照射する。この結
果、抵抗層３２ａが、両電極４、５間のｎ能動層２２の
表面に形成される。
【００２６】前記実施例における抵抗層のメカニズムを
調べるため、ガス種がＯ2 、ガス流量が１０ｓｃｃｍ、
反応圧力が５０ｍｍＴｏｒｒ、セルフバイアスが１４０
Ｖ、処理時間が１ｍｉｎの条件下で反応性イオンエッチ
ング装置によりプラズマ処理を施し、前記実施例の抵抗
層を形成し、ＴＥＭ（Transmission Electron Microsco
py）法、ＸＰＳ（X ray Photo-emission Spectroscopy
）法、ＩＣＴＳ（Isothermal Capacitance Transient
Spectroscopy ）法により分析した。
調べるため、ガス種がＯ2 、ガス流量が１０ｓｃｃｍ、
反応圧力が５０ｍｍＴｏｒｒ、セルフバイアスが１４０
Ｖ、処理時間が１ｍｉｎの条件下で反応性イオンエッチ
ング装置によりプラズマ処理を施し、前記実施例の抵抗
層を形成し、ＴＥＭ（Transmission Electron Microsco
py）法、ＸＰＳ（X ray Photo-emission Spectroscopy
）法、ＩＣＴＳ（Isothermal Capacitance Transient
Spectroscopy ）法により分析した。
【００２７】まず、ＴＥＭ法から得られたｎ能動層の深
さ方向に対するＡｓ／Ｇａ比を図６に示す。図６におい
て黒丸で示したものが実施例の深さ方向に対するＡｓ／
Ｇａ比、白丸で示したものがプラズマ処理を施さない従
来例の深さ方向に対するＡｓ／Ｇａ比である。図から分
かるように、実施例によれば、従来例よりもｎ能動層の
表面から１０ｎｍ以下の領域、つまり前記抵抗層でＡｓ
／Ｇａ比が大きくなっている。
さ方向に対するＡｓ／Ｇａ比を図６に示す。図６におい
て黒丸で示したものが実施例の深さ方向に対するＡｓ／
Ｇａ比、白丸で示したものがプラズマ処理を施さない従
来例の深さ方向に対するＡｓ／Ｇａ比である。図から分
かるように、実施例によれば、従来例よりもｎ能動層の
表面から１０ｎｍ以下の領域、つまり前記抵抗層でＡｓ
／Ｇａ比が大きくなっている。
【００２８】続いて、ＸＰＳ法から得られたｎ能動層表
面から約７ｎｍの領域、つまり抵抗層でのＡｓ／Ｇａ比
を図７に示す。図から分かるように、実施例によれば、
プラズマ処理を施さない従来例よりもＡｓ／Ｇａ比が大
きくなっている。
面から約７ｎｍの領域、つまり抵抗層でのＡｓ／Ｇａ比
を図７に示す。図から分かるように、実施例によれば、
プラズマ処理を施さない従来例よりもＡｓ／Ｇａ比が大
きくなっている。
【００２９】次に、ＩＣＴＳ法の結果から、抵抗層に
は、活性化エネルギーが０．６乃至０．８ｅＶ、密度が
約１×１０14ｃｍ-3の表面準位が形成されていることが
分かった。また、抵抗層のキャリア濃度は、ｎ能動層の
１／５以下となっていることも分かった。
は、活性化エネルギーが０．６乃至０．８ｅＶ、密度が
約１×１０14ｃｍ-3の表面準位が形成されていることが
分かった。また、抵抗層のキャリア濃度は、ｎ能動層の
１／５以下となっていることも分かった。
【００３０】これらの分析結果から、砒素リッチよる欠
陥に起因する活性化エネルギーが０．６乃至０．８ｅ
Ｖ、密度が約１×１０14ｃｍ-3の表面準位により、均
一、かつ良好な抵抗層が形成されていることが分かっ
た。
陥に起因する活性化エネルギーが０．６乃至０．８ｅ
Ｖ、密度が約１×１０14ｃｍ-3の表面準位により、均
一、かつ良好な抵抗層が形成されていることが分かっ
た。
【００３１】また、前記実施例における素子特性を調べ
るため、ガス種がＯ2 、ガス流量が１０ｓｃｃｍ、反応
圧力が５０ｍｍＴｏｒｒ、セルフバイアスが１４０Ｖ、
処理時間が０分〜５分の条件下で反応性イオンエッチン
グ装置によりプラズマ処理を施し、前記実施例のＧａＡ
ｓＭＥＳＦＥＴを作製した。
るため、ガス種がＯ2 、ガス流量が１０ｓｃｃｍ、反応
圧力が５０ｍｍＴｏｒｒ、セルフバイアスが１４０Ｖ、
処理時間が０分〜５分の条件下で反応性イオンエッチン
グ装置によりプラズマ処理を施し、前記実施例のＧａＡ
ｓＭＥＳＦＥＴを作製した。
【００３２】図８に飽和ドレイン電流（Ｉdss ）の照射
時間依存性を、図９にピンチオフ電圧（Ｖp ）の照射時
間依存性を示す。これらの図から分かるように、実施例
によれば、プラズマ照射時間を長くするに伴い、飽和ド
レイン電流は減少し、ピンチオフ電圧は浅くなってい
る。これは、プラズマ照射により、能動層表面に抵抗層
が形成され、この抵抗層で能動層のコンダクタンスが制
御されていることを意味している。
時間依存性を、図９にピンチオフ電圧（Ｖp ）の照射時
間依存性を示す。これらの図から分かるように、実施例
によれば、プラズマ照射時間を長くするに伴い、飽和ド
レイン電流は減少し、ピンチオフ電圧は浅くなってい
る。これは、プラズマ照射により、能動層表面に抵抗層
が形成され、この抵抗層で能動層のコンダクタンスが制
御されていることを意味している。
【００３３】
【発明の効果】以上述べたように、本発明に係る半導体
装置及びその製造方法において、請求項１の半導体装置
では、能動層の表面に抵抗層を設けることによって、基
板面内及びロット間で能動層のコンダクタンスを再現性
良く、均一に制御することができる。従って、ＧａＡｓ
ＭＥＳＦＥＴ等のショットキー接合型電界効果トランジ
スタにおいて、ピンチオフ電圧及び飽和ドレイン電流の
再現性、均一性を向上させることができる。
装置及びその製造方法において、請求項１の半導体装置
では、能動層の表面に抵抗層を設けることによって、基
板面内及びロット間で能動層のコンダクタンスを再現性
良く、均一に制御することができる。従って、ＧａＡｓ
ＭＥＳＦＥＴ等のショットキー接合型電界効果トランジ
スタにおいて、ピンチオフ電圧及び飽和ドレイン電流の
再現性、均一性を向上させることができる。
【００３４】また、請求項２の半導体装置の製造方法で
は、プラズマ処理という簡単な方法により、能動層表面
に抵抗層を設けることができるので、複雑な工程、複雑
な装置、特別な装置を必要とせず、素子特性の再現性、
均一性に優れた半導体装置を製造することができる。従
って、製造コスト及び材料コストを大幅に低減できる。
は、プラズマ処理という簡単な方法により、能動層表面
に抵抗層を設けることができるので、複雑な工程、複雑
な装置、特別な装置を必要とせず、素子特性の再現性、
均一性に優れた半導体装置を製造することができる。従
って、製造コスト及び材料コストを大幅に低減できる。
【図１】本発明の一実施例によるＧａＡｓＭＥＳＦＥＴ
の製造方法を示す断面図。
の製造方法を示す断面図。
【図２】本発明の別の実施例によるＧａＡｓＭＥＳＦＥ
Ｔを示す断面図。
Ｔを示す断面図。
【図３】本発明のさらに別の実施例によるＧａＡｓＭＥ
ＳＦＥＴの製造方法を示す断面図。
ＳＦＥＴの製造方法を示す断面図。
【図４】本発明のさらに別の実施例によるＧａＡｓＭＥ
ＳＦＥＴを示す断面図。
ＳＦＥＴを示す断面図。
【図５】従来技術によるＧａＡｓＭＥＳＦＥＴの製造方
法を示す断面図。
法を示す断面図。
【図６】ＴＥＭ分析から得られたＡｓ／Ｇａ比の能動層
の深さ方向依存性を示す図。
の深さ方向依存性を示す図。
【図７】ＸＰＳ分析から得られた抵抗層でのＡｓ／Ｇａ
比のセルフバイアス依存性を示す図。
比のセルフバイアス依存性を示す図。
【図８】飽和ドレイン電流の照射時間依存性を示す図。
【図９】ピンチオフ電圧の照射時間依存性を示す図。
１ 半導体基板 ２ 能動層 ２ａ、１２ａ、２２ａ、３２ａ ｎ抵抗層 ３ ｎ+ 抵抗層 ４ ソース電極 ５ ドレイン電極 ６、７、９ レジスト ８ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 Ｊ Ｆ
Claims (2)
- 【請求項１】 化合物半導体基板上に形成した能動層
と、該能動層上に形成した２つのオーミック電極と、該
オーミック電極間に形成したショットキー電極とを有す
る半導体装置において、 前記能動層の前記ショットキー電極が形成される領域及
びその近傍に、前記能動層のコンダクタンスを制御する
ための抵抗層が形成されていることを特徴とする半導体
装置。 - 【請求項２】 前記抵抗層を、プラズマ処理を施して形
成した後、 前記抵抗層上に前記ショットキー電極を形成することを
特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312248A JPH08167622A (ja) | 1994-12-15 | 1994-12-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312248A JPH08167622A (ja) | 1994-12-15 | 1994-12-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167622A true JPH08167622A (ja) | 1996-06-25 |
Family
ID=18026953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6312248A Pending JPH08167622A (ja) | 1994-12-15 | 1994-12-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203930A (ja) * | 1995-01-31 | 1996-08-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251665A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | ３−５族化合物半導体電界効果トランジスタの製造方法 |
| JPH04132232A (ja) * | 1990-09-25 | 1992-05-06 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| JPH07193089A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置 |
-
1994
- 1994-12-15 JP JP6312248A patent/JPH08167622A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251665A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | ３−５族化合物半導体電界効果トランジスタの製造方法 |
| JPH04132232A (ja) * | 1990-09-25 | 1992-05-06 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| JPH07193089A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203930A (ja) * | 1995-01-31 | 1996-08-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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