JPH08203930A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08203930A JPH08203930A JP7013911A JP1391195A JPH08203930A JP H08203930 A JPH08203930 A JP H08203930A JP 7013911 A JP7013911 A JP 7013911A JP 1391195 A JP1391195 A JP 1391195A JP H08203930 A JPH08203930 A JP H08203930A
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- Japan
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- forming
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Abstract
(57)【要約】
【目的】 ゲート電極下部の高濃度ｎ型層のみ高抵抗化
することにより、平坦な構造でソース寄生抵抗が低く、
ドレイン耐圧が高く制御性に優れた半導体装置の製法を
提供する。 【構成】 ＧａＡｓ基板１１にｎ型活性層１２を形成
し、ｎ型活性層１３を形成する。次にソースドレイン領
域にオーミック金属を形成後、合金化させオーミック電
極１４を形成する。ゲート電極形成のためのレジストパ
ターン１５を形成し、プラズマ処理を行い所望のソース
ドレイン電流値になるまでｎ型層１３を高抵抗化しゲー
ト電極形成部のｎ型活性層１３に高抵抗層１６を形成す
る。リフトオフ法でゲート電極１７を形成しＦＥＴを完
成する。プラズマ処理により基板をエッチングすること
なくｎ型層を高抵抗層に変えることができる。ｎ型層の
高抵抗化によりソースドレイン電流およびドレイン耐圧
の変化が変わる。
することにより、平坦な構造でソース寄生抵抗が低く、
ドレイン耐圧が高く制御性に優れた半導体装置の製法を
提供する。 【構成】 ＧａＡｓ基板１１にｎ型活性層１２を形成
し、ｎ型活性層１３を形成する。次にソースドレイン領
域にオーミック金属を形成後、合金化させオーミック電
極１４を形成する。ゲート電極形成のためのレジストパ
ターン１５を形成し、プラズマ処理を行い所望のソース
ドレイン電流値になるまでｎ型層１３を高抵抗化しゲー
ト電極形成部のｎ型活性層１３に高抵抗層１６を形成す
る。リフトオフ法でゲート電極１７を形成しＦＥＴを完
成する。プラズマ処理により基板をエッチングすること
なくｎ型層を高抵抗層に変えることができる。ｎ型層の
高抵抗化によりソースドレイン電流およびドレイン耐圧
の変化が変わる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するもので、特にＧａＡｓなどの化合物半
導体のＭＥＳＦＥＴ(Metal Semiconductor Field Effec
t Transistor) およびその製造方法に関するものであ
る。
製造方法に関するもので、特にＧａＡｓなどの化合物半
導体のＭＥＳＦＥＴ(Metal Semiconductor Field Effec
t Transistor) およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、携帯電話の普及に伴いＧａＡｓ半
導体デバイスの開発、実用化が盛んに行なわれている。
特に周波数１ＧＨｚ以上のパワーデバイスにおいてはほ
とんど全てにＧａＡｓＭＥＳＦＥＴが用いられている。
携帯電話の高性能化が進むなかＧａＡｓパワーデバイス
には高効率化や低電圧化といった要求が高まっている。
ＧａＡｓパワーＭＥＳＦＥＴでは高いドレイン耐圧が要
求されるため高効率化や低電圧化のために表面に高濃度
ｎ型層を用いた構造のデバイスが盛んに開発されてい
る。
導体デバイスの開発、実用化が盛んに行なわれている。
特に周波数１ＧＨｚ以上のパワーデバイスにおいてはほ
とんど全てにＧａＡｓＭＥＳＦＥＴが用いられている。
携帯電話の高性能化が進むなかＧａＡｓパワーデバイス
には高効率化や低電圧化といった要求が高まっている。
ＧａＡｓパワーＭＥＳＦＥＴでは高いドレイン耐圧が要
求されるため高効率化や低電圧化のために表面に高濃度
ｎ型層を用いた構造のデバイスが盛んに開発されてい
る。
【０００３】図８および図９（ａ）〜（ｄ）は従来のＧ
ａＡｓパワーＭＥＳＦＥＴの断面構造およびその製造方
法を示す断面図である。図８および図９（ａ）〜（ｄ）
において３１はＧａＡｓ基板、３２は低濃度ｎ型活性
層、３３は高濃度ｎ型活性層、３４はソース・ドレイン
オーミック電極、３５はフォトレジスト開口パターン、
３６はゲートリセス領域、３７はゲート電極である。こ
こで従来のＧａＡｓパワーＭＥＳＦＥＴの製造方法を説
明する。
ａＡｓパワーＭＥＳＦＥＴの断面構造およびその製造方
法を示す断面図である。図８および図９（ａ）〜（ｄ）
において３１はＧａＡｓ基板、３２は低濃度ｎ型活性
層、３３は高濃度ｎ型活性層、３４はソース・ドレイン
オーミック電極、３５はフォトレジスト開口パターン、
３６はゲートリセス領域、３７はゲート電極である。こ
こで従来のＧａＡｓパワーＭＥＳＦＥＴの製造方法を説
明する。
【０００４】半絶縁性ＧａＡｓ基板３１にエピタキシャ
ル成長で低濃度ｎ型活性層３２および高濃度ｎ型活性層
３３を形成する（ａ）。
ル成長で低濃度ｎ型活性層３２および高濃度ｎ型活性層
３３を形成する（ａ）。
【０００５】次にソース・ドレインオーミック電極３４
を形成する（ｂ）。その後、ゲート電極形成のためのフ
ォトレジスト開口パターン３５を形成し、所望の電流値
になるまで前記高濃度ｎ型層３３および前記低濃度ｎ型
層３２をエッチングしゲートリセス領域３６を形成する
（ｃ）。
を形成する（ｂ）。その後、ゲート電極形成のためのフ
ォトレジスト開口パターン３５を形成し、所望の電流値
になるまで前記高濃度ｎ型層３３および前記低濃度ｎ型
層３２をエッチングしゲートリセス領域３６を形成する
（ｃ）。
【０００６】その後、全面にゲート電極金属を形成し、
リフトオフ法でゲート電極３７を形成しＦＥＴを完成す
る（ｄ）。
リフトオフ法でゲート電極３７を形成しＦＥＴを完成す
る（ｄ）。
【０００７】
【発明が解決しようとする課題】しかしながら前述する
ようなＧａＡｓパワーＭＥＳＦＥＴおよびその製造方法
では、ゲートリセス領域３６の形状制御が困難であり、
その結果ドレイン耐圧やソース寄生抵抗のばらつきが大
きくなり特性が満足できないという問題があった。
ようなＧａＡｓパワーＭＥＳＦＥＴおよびその製造方法
では、ゲートリセス領域３６の形状制御が困難であり、
その結果ドレイン耐圧やソース寄生抵抗のばらつきが大
きくなり特性が満足できないという問題があった。
【０００８】この発明の目的は、このような課題を解決
してリセスゲート領域を必要としない構造でドレイン耐
圧やソース寄生抵抗を安定良く制御できるＧａＡｓパワ
ーＦＥＴを実現できる半導体装置およびその製造方法を
提供することである。
してリセスゲート領域を必要としない構造でドレイン耐
圧やソース寄生抵抗を安定良く制御できるＧａＡｓパワ
ーＦＥＴを実現できる半導体装置およびその製造方法を
提供することである。
【０００９】
【課題を解決するための手段】本発明は上記課題を解決
するために、活性層基板表面に高濃度ｎ型層を有する電
界効果トランジスタにおいてゲート電極と接触する前記
高濃度ｎ型活性層の一部または全てが高抵抗層であり、
かつ活性層表面が平坦である構成である。
するために、活性層基板表面に高濃度ｎ型層を有する電
界効果トランジスタにおいてゲート電極と接触する前記
高濃度ｎ型活性層の一部または全てが高抵抗層であり、
かつ活性層表面が平坦である構成である。
【００１０】また、本発明は半導体基板に表面に高濃度
ｎ型層を有する活性層を形成する工程と、ソース・ドレ
インオーミック電極を形成する工程と、ゲート電極形成
のための開口パターンをフォトレジストで形成する工程
と、全面をプラズマ処理し前記ゲート電極形成のための
開口部の前記高濃度ｎ型層を高抵抗化する工程と、全面
にゲート電極金属を形成する工程と、リフトオフ法によ
り前記ゲート電極形成のための開口部のみに選択的に前
記ゲート電極金属を形成する工程を有している。
ｎ型層を有する活性層を形成する工程と、ソース・ドレ
インオーミック電極を形成する工程と、ゲート電極形成
のための開口パターンをフォトレジストで形成する工程
と、全面をプラズマ処理し前記ゲート電極形成のための
開口部の前記高濃度ｎ型層を高抵抗化する工程と、全面
にゲート電極金属を形成する工程と、リフトオフ法によ
り前記ゲート電極形成のための開口部のみに選択的に前
記ゲート電極金属を形成する工程を有している。
【００１１】また、本発明は半導体基板に表面に高濃度
ｎ型層を有する活性層を形成する工程と、ソース・ドレ
インオーミック電極を形成する工程と、ゲート電極形成
のための開口パターンをフォトレジストで形成する工程
と、全面にイオン注入を行い前記ゲート電極形成のため
の開口部の前記高濃度ｎ型層を高抵抗化する工程と、全
面にゲート電極金属を形成する工程と、リフトオフ法に
より前記ゲート電極形成のための開口部のみに選択的に
前記ゲート電極金属を形成する工程を有している。
ｎ型層を有する活性層を形成する工程と、ソース・ドレ
インオーミック電極を形成する工程と、ゲート電極形成
のための開口パターンをフォトレジストで形成する工程
と、全面にイオン注入を行い前記ゲート電極形成のため
の開口部の前記高濃度ｎ型層を高抵抗化する工程と、全
面にゲート電極金属を形成する工程と、リフトオフ法に
より前記ゲート電極形成のための開口部のみに選択的に
前記ゲート電極金属を形成する工程を有している。
【００１２】
【作用】本発明によれば、表面に高濃度ｎ型層を有する
ＧａＡｓパワーＦＥＴにおいてリセスエッチングを行う
ことなく、ゲート電極下部の高濃度ｎ型層のみ高抵抗化
することにより、平坦な構造でソース寄生抵抗が低く、
ドレイン耐圧が高く制御性に優れた半導体装置の実現が
可能となる。
ＧａＡｓパワーＦＥＴにおいてリセスエッチングを行う
ことなく、ゲート電極下部の高濃度ｎ型層のみ高抵抗化
することにより、平坦な構造でソース寄生抵抗が低く、
ドレイン耐圧が高く制御性に優れた半導体装置の実現が
可能となる。
【００１３】
【実施例】以下、本発明の半導体装置およびその製造方
法の実施例について、図面を参照しながら説明する。
法の実施例について、図面を参照しながら説明する。
【００１４】（実施例１）図１は本発明半導体装置の断
面構造図である。図１において１はＧａＡｓ基板、２は
低濃度ｎ型活性層、３は高濃度ｎ型活性層、４ｓはソー
スオーミック電極、４ｄはドレインオーミック電極、５
は高抵抗層、６はゲート電極である。
面構造図である。図１において１はＧａＡｓ基板、２は
低濃度ｎ型活性層、３は高濃度ｎ型活性層、４ｓはソー
スオーミック電極、４ｄはドレインオーミック電極、５
は高抵抗層、６はゲート電極である。
【００１５】本発明では高濃度ｎ型活性層のゲート電極
下部のみ選択的に高抵抗化し高抵抗層とすることによ
り、低いソース寄生抵抗で高いドレイン耐圧を実現する
ことが可能となる。
下部のみ選択的に高抵抗化し高抵抗層とすることによ
り、低いソース寄生抵抗で高いドレイン耐圧を実現する
ことが可能となる。
【００１６】図２は本実施例と従来のＧａＡｓパワーＦ
ＥＴの静特性とゲート・ドレインショットキ特性を比較
したものである。デバイス寸法および活性層構造は同じ
であるにもかかわらず、本実施例では静特性の飽和電圧
は低くソース寄生抵抗が改善されていることがわかる。
また、ドレイン耐圧も高く良好な特性であることがわか
る。
ＥＴの静特性とゲート・ドレインショットキ特性を比較
したものである。デバイス寸法および活性層構造は同じ
であるにもかかわらず、本実施例では静特性の飽和電圧
は低くソース寄生抵抗が改善されていることがわかる。
また、ドレイン耐圧も高く良好な特性であることがわか
る。
【００１７】また、図３（ａ）〜（ｄ）は本発明半導体
装置の製造方法の実施例を示す断面図である。図３
（ａ）〜（ｄ）において１１はＧａＡｓ基板、１２は低
濃度ｎ型活性層、１３は高濃度ｎ型活性層、１４ｓソー
スオミック電極、１４ｄはドレインオーミック電極、１
５はフォトレジスト開口パターン、１６は高抵抗層、１
７はゲート電極である。
装置の製造方法の実施例を示す断面図である。図３
（ａ）〜（ｄ）において１１はＧａＡｓ基板、１２は低
濃度ｎ型活性層、１３は高濃度ｎ型活性層、１４ｓソー
スオミック電極、１４ｄはドレインオーミック電極、１
５はフォトレジスト開口パターン、１６は高抵抗層、１
７はゲート電極である。
【００１８】半絶縁性ＧａＡｓ基板１１にＭＯ−ＣＶＤ
法で低濃度ｎ型活性層１２を例えばｎ型ＧａＡｓを３×
１０17ｃｍ-3のキャリア濃度で５０ｎｍ形成し、次いで
高濃度ｎ型活性層１３を例えばｎ型ＧａＡｓを１×１０
18ｃｍ-3のキャリア濃度で５０ｎｍ形成する（ａ）。
法で低濃度ｎ型活性層１２を例えばｎ型ＧａＡｓを３×
１０17ｃｍ-3のキャリア濃度で５０ｎｍ形成し、次いで
高濃度ｎ型活性層１３を例えばｎ型ＧａＡｓを１×１０
18ｃｍ-3のキャリア濃度で５０ｎｍ形成する（ａ）。
【００１９】次にソース・ドレイン領域にＡｕＧｅ系オ
ーミック金属をリフトオフ法で形成後、熱処理により合
金化させソース・ドレインオーミック電極１４を形成す
る（ｂ）。
ーミック金属をリフトオフ法で形成後、熱処理により合
金化させソース・ドレインオーミック電極１４を形成す
る（ｂ）。
【００２０】その後、ゲート電極形成のためのフォトレ
ジスト開口パターン１５を形成し、窒素雰囲気のプラズ
マ処理を行い所望のソース・ドレイン電流値になるまで
前記高濃度ｎ型層１３を高抵抗化しゲート電極形成部の
高濃度ｎ型活性層１３に高抵抗層１６を形成する
（ｃ）。
ジスト開口パターン１５を形成し、窒素雰囲気のプラズ
マ処理を行い所望のソース・ドレイン電流値になるまで
前記高濃度ｎ型層１３を高抵抗化しゲート電極形成部の
高濃度ｎ型活性層１３に高抵抗層１６を形成する
（ｃ）。
【００２１】その後、全面にゲート電極金属例えばＡｌ
を形成し、リフトオフ法でゲート電極１７を形成しＦＥ
Ｔを完成する（ｄ）。
を形成し、リフトオフ法でゲート電極１７を形成しＦＥ
Ｔを完成する（ｄ）。
【００２２】本実施例に示すように窒素雰囲気のプラズ
マ処理によりＧａＡｓ基板をエッチングすることなく高
濃度ｎ型層を高抵抗層に変えることができる。
マ処理によりＧａＡｓ基板をエッチングすることなく高
濃度ｎ型層を高抵抗層に変えることができる。
【００２３】図４にプラズマ処理時間とソース・ドレイ
ン電流およびドレイン耐圧の関係を示す。高濃度ｎ型層
の高抵抗化によりソース・ドレイン電流およびドレイン
耐圧の変化が変わることがわかる。これにより低濃度ｎ
型層のキャリア濃度および膜厚を最適化すれば電流およ
び耐圧制御は精度良く行えることがわかる。
ン電流およびドレイン耐圧の関係を示す。高濃度ｎ型層
の高抵抗化によりソース・ドレイン電流およびドレイン
耐圧の変化が変わることがわかる。これにより低濃度ｎ
型層のキャリア濃度および膜厚を最適化すれば電流およ
び耐圧制御は精度良く行えることがわかる。
【００２４】また、図５にプラズマ処理として窒素ガス
によるリアクティブイオンエッチング処理した時のエッ
チングガス圧力とドレイン耐圧の関係を示す。ガス圧力
が高くなるにつれドレイン耐圧が向上している。これ
は、ガス圧力が高くなると高抵抗化が横方向に進んでい
ることを示している。従って、ガス圧力を調整すること
によりドレイン耐圧を制御性良く制御できる。
によるリアクティブイオンエッチング処理した時のエッ
チングガス圧力とドレイン耐圧の関係を示す。ガス圧力
が高くなるにつれドレイン耐圧が向上している。これ
は、ガス圧力が高くなると高抵抗化が横方向に進んでい
ることを示している。従って、ガス圧力を調整すること
によりドレイン耐圧を制御性良く制御できる。
【００２５】なお本実施例では、プラズマ処理に窒素を
用いたが、これに限らずＣＦ４、酸素等の基板がエッチ
ングされないガスであってもよい。
用いたが、これに限らずＣＦ４、酸素等の基板がエッチ
ングされないガスであってもよい。
【００２６】（実施例２）また、図６（ａ）〜（ｄ）は
本発明半導体装置の製造方法の第２の実施例を示す断面
図である。図６（ａ）〜（ｄ）において２１はＧａＡｓ
基板、２２はＨＥＭＴ活性層、２３は高濃度ｎ型活性
層、２４はソース・ドレインオーミック電極、２５はフ
ォトレジスト開口パターン、２６は高抵抗層、２７はゲ
ート電極である。
本発明半導体装置の製造方法の第２の実施例を示す断面
図である。図６（ａ）〜（ｄ）において２１はＧａＡｓ
基板、２２はＨＥＭＴ活性層、２３は高濃度ｎ型活性
層、２４はソース・ドレインオーミック電極、２５はフ
ォトレジスト開口パターン、２６は高抵抗層、２７はゲ
ート電極である。
【００２７】半絶縁性ＧａＡｓ基板２１にＭＯ−ＣＶＤ
法でＨＥＭＴ層２２を例えばアンドープＧａＡｓバッフ
ァー層を５００ｎｍ、アンドープＩｎＧａＡｓチャネル
層を２０ｎｍ、ｎ型ＡｌＧａＡｓ電子供給層を２×１０
17ｃｍ-3のキャリア濃度で３０ｎｍで形成し、次いで高
濃度ｎ型活性層２３を例えば１×１０18ｃｍ-3のキャリ
ア濃度で５０ｎｍ形成する（ａ）。
法でＨＥＭＴ層２２を例えばアンドープＧａＡｓバッフ
ァー層を５００ｎｍ、アンドープＩｎＧａＡｓチャネル
層を２０ｎｍ、ｎ型ＡｌＧａＡｓ電子供給層を２×１０
17ｃｍ-3のキャリア濃度で３０ｎｍで形成し、次いで高
濃度ｎ型活性層２３を例えば１×１０18ｃｍ-3のキャリ
ア濃度で５０ｎｍ形成する（ａ）。
【００２８】次にソース・ドレイン領域にＡｕＧｅ系オ
ーミック金属をリフトオフ法で形成後、熱処理により合
金化させソース・ドレインオーミック電極２４を形成す
る（ｂ）。
ーミック金属をリフトオフ法で形成後、熱処理により合
金化させソース・ドレインオーミック電極２４を形成す
る（ｂ）。
【００２９】その後、ゲート電極形成のためのフォトレ
ジスト開口パターン２５を形成し、酸素を加速エネルギ
２０ｋｅＶ、ドーズ３×１０12ｃｍ-2で注入し前記高濃
度ｎ型層２３を高抵抗化しゲート電極形成部の高濃度ｎ
型活性層２３に高抵抗層２６を形成する（ｃ）。
ジスト開口パターン２５を形成し、酸素を加速エネルギ
２０ｋｅＶ、ドーズ３×１０12ｃｍ-2で注入し前記高濃
度ｎ型層２３を高抵抗化しゲート電極形成部の高濃度ｎ
型活性層２３に高抵抗層２６を形成する（ｃ）。
【００３０】その後、全面にゲート電極金属例えばＴｉ
／Ｐｔ／Ａｕを１００／１００／５００ｎｍの膜厚で形
成し、リフトオフ法でゲート電極２７を形成しＦＥＴを
完成する（ｄ）。
／Ｐｔ／Ａｕを１００／１００／５００ｎｍの膜厚で形
成し、リフトオフ法でゲート電極２７を形成しＦＥＴを
完成する（ｄ）。
【００３１】本実施例に示す酸素イオン注入によりＧａ
Ａｓ基板をエッチングすることなく高濃度ｎ型層を高抵
抗層に変えることができる。
Ａｓ基板をエッチングすることなく高濃度ｎ型層を高抵
抗層に変えることができる。
【００３２】図７に酸素注入加速エネルギとドレイン耐
圧との関係を示す。加速エネルギにより高濃度ｎ型層の
高抵抗化層への変化がわかる。加速エネルギおよびドー
ズ条件を最適化することにより所望のＦＥＴ特性が得ら
れる。
圧との関係を示す。加速エネルギにより高濃度ｎ型層の
高抵抗化層への変化がわかる。加速エネルギおよびドー
ズ条件を最適化することにより所望のＦＥＴ特性が得ら
れる。
【００３３】なお、本実施例では酸素注入を用いて説明
したが、これに限らず、Ｂや水素など高濃度ｎ型層を高
抵抗化できる元素であればよい。
したが、これに限らず、Ｂや水素など高濃度ｎ型層を高
抵抗化できる元素であればよい。
【００３４】また、製造方法を説明する本発明の実施例
ではｎ型ＧａＡｓ２層構造の活性層およびＩｎＧａＡｓ
をチャネル層に用いたＨＥＭＴ活性層を用いて説明した
が、活性層の構造はこれらに限らず表面に高濃度ｎ型層
を用いておれば差し支えない。
ではｎ型ＧａＡｓ２層構造の活性層およびＩｎＧａＡｓ
をチャネル層に用いたＨＥＭＴ活性層を用いて説明した
が、活性層の構造はこれらに限らず表面に高濃度ｎ型層
を用いておれば差し支えない。
【００３５】
【発明の効果】本発明によれば、表面に高濃度ｎ型層を
有するＧａＡｓパワーＦＥＴにおいてリセスエッチング
を行うことなく、ゲート電極下部の高濃度ｎ型層のみ高
抵抗化することにより、平坦な構造でソース寄生抵抗が
低く、ドレイン耐圧が高く制御性に優れた半導体装置の
実現が可能となる。
有するＧａＡｓパワーＦＥＴにおいてリセスエッチング
を行うことなく、ゲート電極下部の高濃度ｎ型層のみ高
抵抗化することにより、平坦な構造でソース寄生抵抗が
低く、ドレイン耐圧が高く制御性に優れた半導体装置の
実現が可能となる。
【図１】本発明半導体装置の実施例を示す断面図
【図２】本発明の効果を示す図
【図３】本発明半導体装置の製造方法の第１の実施例を
示す工程断面図
示す工程断面図
【図４】本発明の効果を示す図
【図５】本発明の効果を示す図
【図６】本発明半導体装置の製造方法の第２の実施例を
示す工程断面図
示す工程断面図
【図７】本発明の効果を示す図
【図８】従来の半導体装置の製造方法を示す工程断面図
【図９】従来の半導体装置の特性を示す図
１ 半導体基板 ２ 低濃度ｎ型活性層 ３ 高濃度ｎ型活性層 ４ｓ ソース電極 ４ｄ ドレイン電極 ５ 高抵抗層 ６ ゲート電極 ７ 高濃度ｎ領域 ８ アニール保護膜 ９ オーミック電極 １５ ゲート電極レジスト開口パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778 Ｈ０１Ｌ 21/265 Ｆ 7376−4Ｍ 29/80 Ｑ 7376−4Ｍ Ｈ
Claims (5)
- 【請求項１】活性層の基板表面に高濃度ｎ型活性層を有
する電界効果トランジスタにおいて、ゲート電極と接触
する前記高濃度ｎ型活性層の一部または全てが高抵抗化
しており、かつ活性層表面が平坦であることを特徴とす
る半導体装置。 - 【請求項２】半導体基板に表面に高濃度ｎ型層を有する
活性層を形成する工程と、ソース・ドレインオーミック
電極を形成する工程と、ゲート電極形成のための開口パ
ターンをフォトレジストで形成する工程と、全面をプラ
ズマ処理し前記ゲート電極形成のための開口部の前記高
濃度ｎ型層を高抵抗化する工程と、全面にゲート電極金
属を形成する工程と、リフトオフ法により前記ゲート電
極形成のための開口部のみに選択的に前記ゲート電極金
属を形成する工程を有することを特徴とする半導体装置
の製造方法。 - 【請求項３】半導体基板に表面に高濃度ｎ型層を有する
活性層を形成する工程と、ソース・ドレインオーミック
電極を形成する工程と、ゲート電極形成のための開口パ
ターンをフォトレジストで形成する工程と、全面にイオ
ン注入を行い前記ゲート電極形成のための開口部の前記
高濃度ｎ型層を高抵抗化する工程と、全面にゲート電極
金属を形成する工程と、リフトオフ法により前記ゲート
電極形成のための開口部のみに選択的に前記ゲート電極
金属を形成する工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項４】プラズマ処理が、半導体基板をエッチング
しない条件でリアクティブイオンエッチングすることを
特徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項５】イオン注入が、酸素イオンを注入すること
であることを特徴とする請求項３に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013911A JPH08203930A (ja) | 1995-01-31 | 1995-01-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013911A JPH08203930A (ja) | 1995-01-31 | 1995-01-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203930A true JPH08203930A (ja) | 1996-08-09 |
Family
ID=11846359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013911A Pending JPH08203930A (ja) | 1995-01-31 | 1995-01-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7777254B2 (en) | 2007-06-11 | 2010-08-17 | Sanken Electric Co., Ltd. | Normally-off field-effect semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6034073A (ja) * | 1983-08-04 | 1985-02-21 | Matsushita Electric Ind Co Ltd | ショットキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPH0429329A (ja) * | 1990-05-24 | 1992-01-31 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタおよびその製造方法 |
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-
1995
- 1995-01-31 JP JP7013911A patent/JPH08203930A/ja active Pending
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