JP2738373B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2738373B2 JP2738373B2 JP34435995A JP34435995A JP2738373B2 JP 2738373 B2 JP2738373 B2 JP 2738373B2 JP 34435995 A JP34435995 A JP 34435995A JP 34435995 A JP34435995 A JP 34435995A JP 2738373 B2 JP2738373 B2 JP 2738373B2
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Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タに関し、特にソースに係わるリアクタンスが低く、高
周波特性に優れた電界効果トランジスタに関するもので
ある。
タに関し、特にソースに係わるリアクタンスが低く、高
周波特性に優れた電界効果トランジスタに関するもので
ある。
【０００２】
【従来の技術】ＭＥＳＦＥＴなどの電界効果トランジス
タにおいてソースを低インピーダンスで接地できるよう
にすることは、高利得で安定な高周波特性を得るために
極めて重要なことである。ソース電極の接地方式として
は、従来より、ボンディングワイヤを介してソース電
極を接地する、ソース電極を基板側面に形成された導
電体層を介して接地導電層である基板裏面の導電体層に
接続する、ソース電極をバイアホールを介して基板裏
面の導電体層に接続する、などが知られているが、この
内のバイアホール方式がインピーダンスを最も低減化
できるものとして多用されている。
タにおいてソースを低インピーダンスで接地できるよう
にすることは、高利得で安定な高周波特性を得るために
極めて重要なことである。ソース電極の接地方式として
は、従来より、ボンディングワイヤを介してソース電
極を接地する、ソース電極を基板側面に形成された導
電体層を介して接地導電層である基板裏面の導電体層に
接続する、ソース電極をバイアホールを介して基板裏
面の導電体層に接続する、などが知られているが、この
内のバイアホール方式がインピーダンスを最も低減化
できるものとして多用されている。
【０００３】図４（ａ）は、バイアホール方式でソース
電極を接地した電界効果トランジスタ（以下、第１の従
来例という）の断面図である。同図に示されるように、
半導体基板２１の表面には、ゲート電極２４が形成され
ており、それを挟むようにソース電極２２とドレイン電
極２３が形成されている。ソース電極２２の裏面には基
板を貫通するバイアホール２６が形成されており、この
バイアホール内を含む基板裏面全面に裏面導電体層２５
が形成されている。この接地方式によれば、ソース電極
２２が短い距離を介して接地導電層である裏面導電体層
２５に接続されるため、ソースインピーダンスを低減化
することができる。なお、この接地方式は例えば特開平
３−３８８４２号公報により公知となっている。
電極を接地した電界効果トランジスタ（以下、第１の従
来例という）の断面図である。同図に示されるように、
半導体基板２１の表面には、ゲート電極２４が形成され
ており、それを挟むようにソース電極２２とドレイン電
極２３が形成されている。ソース電極２２の裏面には基
板を貫通するバイアホール２６が形成されており、この
バイアホール内を含む基板裏面全面に裏面導電体層２５
が形成されている。この接地方式によれば、ソース電極
２２が短い距離を介して接地導電層である裏面導電体層
２５に接続されるため、ソースインピーダンスを低減化
することができる。なお、この接地方式は例えば特開平
３−３８８４２号公報により公知となっている。
【０００４】上述したようなソース電極を導電体を用い
て接地電極に接続する方式に代え高周波的に接地する方
式も用いられている。すなわち、図５に示されるよう
に、電界効果トランジスタ９のソース電極に長さが使用
周波数の波長λの１／４のオープンスタブ２８を接続す
る方式（以下、第２の従来例という）である。この方式
によれば、ソースに寄生するソースインダクタンス２９
に係わらず低インピーダンスでソースを接地することが
できる。
て接地電極に接続する方式に代え高周波的に接地する方
式も用いられている。すなわち、図５に示されるよう
に、電界効果トランジスタ９のソース電極に長さが使用
周波数の波長λの１／４のオープンスタブ２８を接続す
る方式（以下、第２の従来例という）である。この方式
によれば、ソースに寄生するソースインダクタンス２９
に係わらず低インピーダンスでソースを接地することが
できる。
【０００５】
【発明が解決しようとする課題】図４（ａ）に示した第
１の従来技術では、バイアホールを用いることでソース
インピーダンスの低減化を図っているが、図４（ｂ）に
示すように、バイアホール自体にバイアホールインダク
タンス２７が寄生し、そのインダクタンスがミリ波帯で
用いるトランジスタでは無視できないものとなるため、
良好な高周波特性が得られないという問題があった。ま
た、図５に示した第２の従来技術では、λ／４のオープ
ンスタブを用いるため、使用周波数ではほぼ完全に接地
できるが、素子が大きくなり集積化した際に集積度が下
がるという欠点があつた。したがって、本発明の目的と
するところは、部品や工数を追加することなく、低イン
ピーダンスにてソースを接地しうるようにすることであ
る。
１の従来技術では、バイアホールを用いることでソース
インピーダンスの低減化を図っているが、図４（ｂ）に
示すように、バイアホール自体にバイアホールインダク
タンス２７が寄生し、そのインダクタンスがミリ波帯で
用いるトランジスタでは無視できないものとなるため、
良好な高周波特性が得られないという問題があった。ま
た、図５に示した第２の従来技術では、λ／４のオープ
ンスタブを用いるため、使用周波数ではほぼ完全に接地
できるが、素子が大きくなり集積化した際に集積度が下
がるという欠点があつた。したがって、本発明の目的と
するところは、部品や工数を追加することなく、低イン
ピーダンスにてソースを接地しうるようにすることであ
る。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による電界効果トランジスタは、半導体基板
上にゲート電極とこれを挟んでソース電極とドレイン電
極とが形成され、前記ソース電極下には半導体基板が部
分的に薄くなされた凹部が形成され、かつ、該凹部の底
面および側面を含む基板裏面が導電体層により被覆され
ている電界効果トランジスタであって、前記ソース電極
と前記凹部底面の導電体層間に生じる容量が、前記凹部
側面の導電体層の持つインダクタンス成分と使用周波数
帯で直列共振するように、ソース電極面積、半導体基板
の厚さおよび凹部の深さが決定されていることを特徴と
している。
めの本発明による電界効果トランジスタは、半導体基板
上にゲート電極とこれを挟んでソース電極とドレイン電
極とが形成され、前記ソース電極下には半導体基板が部
分的に薄くなされた凹部が形成され、かつ、該凹部の底
面および側面を含む基板裏面が導電体層により被覆され
ている電界効果トランジスタであって、前記ソース電極
と前記凹部底面の導電体層間に生じる容量が、前記凹部
側面の導電体層の持つインダクタンス成分と使用周波数
帯で直列共振するように、ソース電極面積、半導体基板
の厚さおよび凹部の深さが決定されていることを特徴と
している。
【０００７】
【発明の実施の形態】図１（ａ）は、本発明の実施の形
態を説明するための平面図であり、図１（ｂ）はそのＡ
−Ａ′線での断面図である。同図に示されるように、半
導体基板１上には、オーミック性のソース電極２とドレ
イン電極３とが形成され、それらに挟まれてショットキ
ー性のゲート電極４が形成されており、これらにより電
界効果トランジスタが形成されている。そして、ソース
電極２下には裏面凹部６が形成され、その部分での半導
体基板は部分的に薄くなされている。基板裏面全体は接
地電極となる裏面導電体層５により被覆されている。
態を説明するための平面図であり、図１（ｂ）はそのＡ
−Ａ′線での断面図である。同図に示されるように、半
導体基板１上には、オーミック性のソース電極２とドレ
イン電極３とが形成され、それらに挟まれてショットキ
ー性のゲート電極４が形成されており、これらにより電
界効果トランジスタが形成されている。そして、ソース
電極２下には裏面凹部６が形成され、その部分での半導
体基板は部分的に薄くなされている。基板裏面全体は接
地電極となる裏面導電体層５により被覆されている。
【０００８】図１（ｂ）に示されるように、基板凹部６
には裏面凹部インダクタンスＬｖが形成されている。こ
こで、ソース電極の凹部底面に対向する部分の面積をＳ
ｃ、ソース電極下の半導体基板膜厚をｄｓ、半導体基板
の比誘電率をεr とすると、ソース電極、裏面導電体層
間の容量Ｃｓは、 Ｃｓ＝εr Ｓｃ／ｄｓ と表わされる。したがって、図２に示される等価回路に
おいて、ＦＥＴのソースリアクタンスＹFET は、周波数
をｆとすると、 ＹFET ＝ｄｓ／（２πｆεr Ｓｃ）−２πｆＬｖ となる。
には裏面凹部インダクタンスＬｖが形成されている。こ
こで、ソース電極の凹部底面に対向する部分の面積をＳ
ｃ、ソース電極下の半導体基板膜厚をｄｓ、半導体基板
の比誘電率をεr とすると、ソース電極、裏面導電体層
間の容量Ｃｓは、 Ｃｓ＝εr Ｓｃ／ｄｓ と表わされる。したがって、図２に示される等価回路に
おいて、ＦＥＴのソースリアクタンスＹFET は、周波数
をｆとすると、 ＹFET ＝ｄｓ／（２πｆεr Ｓｃ）−２πｆＬｖ となる。
【０００９】ここで ＹFET ＝０とするには、 ｄｓ／（２πｆεr Ｓｃ）＝２πｆＬｖ ・・・（１） という関係式を満たすように、ｄｓ、Ｓｃを決定すれば
よい。これにより、ＦＥＴのソースリアクタンスを０に
でき、トランジスタの高周波特性を向上させることがで
きる。
よい。これにより、ＦＥＴのソースリアクタンスを０に
でき、トランジスタの高周波特性を向上させることがで
きる。
【００１０】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図３（ｃ）は、本発明の一実施例を示す平面図で
あり、図３（ｄ）はそのＢ−Ｂ′線の断面図である。図
３（ｃ）、（ｄ）に示されるように、半絶縁性ＧａＡｓ
基板１１ａ上に、ＡｌＧａＡｓ層１１ｂ、アンドープの
ＧａＡｓエピタキシャル層１１ｃが形成されており、エ
ピタキシャル層１１ｃ上には、ソース電極１２、ドレイ
ン電極１３およびゲート電極１４が形成されている。基
板裏面には半絶縁性ＧａＡｓ基板１１ａを貫通する裏面
凹部１６が形成されており、さらに裏面全体を被覆する
裏面導電体層１５が形成されている。
する。図３（ｃ）は、本発明の一実施例を示す平面図で
あり、図３（ｄ）はそのＢ−Ｂ′線の断面図である。図
３（ｃ）、（ｄ）に示されるように、半絶縁性ＧａＡｓ
基板１１ａ上に、ＡｌＧａＡｓ層１１ｂ、アンドープの
ＧａＡｓエピタキシャル層１１ｃが形成されており、エ
ピタキシャル層１１ｃ上には、ソース電極１２、ドレイ
ン電極１３およびゲート電極１４が形成されている。基
板裏面には半絶縁性ＧａＡｓ基板１１ａを貫通する裏面
凹部１６が形成されており、さらに裏面全体を被覆する
裏面導電体層１５が形成されている。
【００１１】次に、本実施例の工程順の断面図である図
３（ａ）、（ｂ）を参照して本実施例の製造方法につい
て説明する。まず、半絶縁性ＧａＡｓ基板１１ａ上に、
Ａｌ0.1 Ｇａ0.9 ＡｓからなるＡｌＧａＡｓ層１１ｂを
０．０５μｍの膜厚に成長させ、その上にアンドープの
ＧａＡｓエピタキシャル層１１ｃを０．２μｍの膜厚に
成長させた。次に、ＴｉＷからなるゲート電極１４を形
成し、続いてＡｕ−Ｇｅ−Ｎｉを用いてソース電極１
２、ドレイン電極１３を形成した。ソース電極１２は、
裏面凹部の形成個所に対応する２個所においては、２０
μｍ×２０μｍのサイズに形成した〔図３（ａ）〕。
３（ａ）、（ｂ）を参照して本実施例の製造方法につい
て説明する。まず、半絶縁性ＧａＡｓ基板１１ａ上に、
Ａｌ0.1 Ｇａ0.9 ＡｓからなるＡｌＧａＡｓ層１１ｂを
０．０５μｍの膜厚に成長させ、その上にアンドープの
ＧａＡｓエピタキシャル層１１ｃを０．２μｍの膜厚に
成長させた。次に、ＴｉＷからなるゲート電極１４を形
成し、続いてＡｕ−Ｇｅ−Ｎｉを用いてソース電極１
２、ドレイン電極１３を形成した。ソース電極１２は、
裏面凹部の形成個所に対応する２個所においては、２０
μｍ×２０μｍのサイズに形成した〔図３（ａ）〕。
【００１２】次に、ＣＭＰと呼ばれる研磨手段を用い
て、基板裏面を基板厚が１００μｍになるように研磨し
た。続いて、フォトリソグラフィ法により、凹部形成領
域以外の部分をフォトレジストマスクで覆い、ＢＣｌ3
とＳＦ6 を反応ガスとする、異方性がありかつＡｌＧａ
Ａｓに対する選択性のあるエッチング法にてＧａＡｓ基
板をエッチングして、平面サイズ２０μｍ×２０μｍの
裏面凹部１６を形成した〔図３（ａ）〕。次に、Ａｕ−
Ｇｅ−Ｎｉを用いて裏面導電体層１５を形成して図３
（ｃ）、（ｄ）に示す本実施例のトランジスタを得た。
て、基板裏面を基板厚が１００μｍになるように研磨し
た。続いて、フォトリソグラフィ法により、凹部形成領
域以外の部分をフォトレジストマスクで覆い、ＢＣｌ3
とＳＦ6 を反応ガスとする、異方性がありかつＡｌＧａ
Ａｓに対する選択性のあるエッチング法にてＧａＡｓ基
板をエッチングして、平面サイズ２０μｍ×２０μｍの
裏面凹部１６を形成した〔図３（ａ）〕。次に、Ａｕ−
Ｇｅ−Ｎｉを用いて裏面導電体層１５を形成して図３
（ｃ）、（ｄ）に示す本実施例のトランジスタを得た。
【００１３】このように形成された電界効果トランジス
タでは、裏面凹部１６に形成されるインダクタンスＬｖ
は、Ｌｖ＝３０ｐＨと見込まれる。そして、ＧａＡｓの
εrは１２．８であるので、上記（１）式より、ｆ＝６
０ＧＨｚのとき、ソースリアクタンスを０とすることが
できる。図５の従来例により同様の効果を得るには、６
０ＧＨｚにて長さ約４５０μｍのオープンスタブが必要
となる。
タでは、裏面凹部１６に形成されるインダクタンスＬｖ
は、Ｌｖ＝３０ｐＨと見込まれる。そして、ＧａＡｓの
εrは１２．８であるので、上記（１）式より、ｆ＝６
０ＧＨｚのとき、ソースリアクタンスを０とすることが
できる。図５の従来例により同様の効果を得るには、６
０ＧＨｚにて長さ約４５０μｍのオープンスタブが必要
となる。
【００１４】上記の実施例では、ＧａＡｓ系の基板につ
いて説明したが、本発明においてはＩｎＰ等のＧａＡｓ
系以外の基板を用いることができ、また、電極材料も上
記の実施例の材料以外の材料を用いることができる。ま
た、実施例では単独のトランジスタについて説明した
が、他の電界効果トランジスタや他の素子と同一基板上
に集積化したものであってもよい。
いて説明したが、本発明においてはＩｎＰ等のＧａＡｓ
系以外の基板を用いることができ、また、電極材料も上
記の実施例の材料以外の材料を用いることができる。ま
た、実施例では単独のトランジスタについて説明した
が、他の電界効果トランジスタや他の素子と同一基板上
に集積化したものであってもよい。
【００１５】
【発明の効果】以上説明したように、本発明による電界
効果トランジスタは、ソース電極下の半導体基板を薄く
残して凹部を形成し、ソース電極と裏面導電体層間の容
量と、凹部の導電体層に形成されるインダクタンスと
が、使用周波数において直列共振を起こすように基板
厚、ソース電極面積およびソース電極下の基板厚を選定
したものであるので、本発明によれば、使用周波数にて
ソースリアクタンスを０とすることができ、高周波での
利得および安定性を改善して電界効果トランジスタの高
周波特性を向上させることができる。また、半導体基板
上に特別なパターンを形成する必要がないため素子の小
型化も実現できる。
効果トランジスタは、ソース電極下の半導体基板を薄く
残して凹部を形成し、ソース電極と裏面導電体層間の容
量と、凹部の導電体層に形成されるインダクタンスと
が、使用周波数において直列共振を起こすように基板
厚、ソース電極面積およびソース電極下の基板厚を選定
したものであるので、本発明によれば、使用周波数にて
ソースリアクタンスを０とすることができ、高周波での
利得および安定性を改善して電界効果トランジスタの高
周波特性を向上させることができる。また、半導体基板
上に特別なパターンを形成する必要がないため素子の小
型化も実現できる。
【図１】 本発明の実施の形態を説明するための平面図
と断面図。
と断面図。
【図２】 図１に示された電界効果トランジスタの等価
回路図。
回路図。
【図３】 本発明の一実施例の製造方法を説明するため
の工程順断面図と一実施例の平面図および断面図。
の工程順断面図と一実施例の平面図および断面図。
【図４】 第１の従来例の断面図と等価回路図。
【図５】 第２の従来例の回路図。
１、２１ 半導体基板 ２、１２、２２ ソース電極 ３、１３、２３ ドレイン電極 ４、１４、２４ ゲート電極 ５、１５、２５ 裏面導電体層 ６、１６ 裏面凹部 ７ 電界効果トランジスタ １１ａ 半絶縁性ＧａＡｓ基板 １１ｂ ＡｌＧａＡｓ層 １１ｃ ＧａＡｓエピタキシャル層 ２６ バイアホール ２７ バイアホールインダクタンス ２８ λ／４のオープンスタブ ２９ ソースインダクタンス Ｃｓ ソース電極−裏面導電体層間容量 Ｌｖ 裏面凹部インダクタンス Ｓｃ ソース電極の凹部底面と対向する部分の面積 ｄｓ ソース電極下の基板厚
Claims (3)
- 【請求項１】 半導体基板上にゲート電極とこれを挟ん
でソース電極とドレイン電極とが形成され、前記ソース
電極下には半導体基板が部分的に薄くなされた凹部が形
成され、かつ、該凹部の底面および側面を含む基板裏面
が導電体層により被覆されている電界効果トランジスタ
であって、前記ソース電極と前記凹部底面の導電体層間
に生じる容量が、前記凹部側面の導電体層の持つインダ
クタンス成分と使用周波数帯で直列共振するように、ソ
ース電極面積、半導体基板の厚さおよび凹部の深さが決
定されていることを特徴とする電界効果トランジスタ。 - 【請求項２】 前記ソース電極下には複数個所において
凹部が形成され、各凹部において、容量とインダクタン
スとが使用周波数にて直列共振することを特徴とする請
求項１記載の電界効果トランジスタ。 - 【請求項３】 前記半導体基板がエッチングストッパ層
とその上のエピタキシャル層とを含んでおり、前記凹部
が前記エッチングストッパ層の裏面を露出するものであ
ることを特徴とする請求項１記載の電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34435995A JP2738373B2 (ja) | 1995-12-06 | 1995-12-06 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34435995A JP2738373B2 (ja) | 1995-12-06 | 1995-12-06 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162197A JPH09162197A (ja) | 1997-06-20 |
| JP2738373B2 true JP2738373B2 (ja) | 1998-04-08 |
Family
ID=18368634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34435995A Expired - Lifetime JP2738373B2 (ja) | 1995-12-06 | 1995-12-06 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738373B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308041B1 (ko) * | 1998-02-28 | 2001-11-15 | 구자홍 | 밀리미터파용에프이티(fet)및그의제조방법 |
| CN104465569B (zh) * | 2014-11-12 | 2018-05-01 | 华天科技（昆山）电子有限公司 | 降低mos芯片内阻的封装结构及封装方法 |
-
1995
- 1995-12-06 JP JP34435995A patent/JP2738373B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162197A (ja) | 1997-06-20 |
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