JPH05304175A - 電界効果トランジスタおよび高周波信号発振器および周波数変換回路 - Google Patents
電界効果トランジスタおよび高周波信号発振器および周波数変換回路Info
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- JPH05304175A JPH05304175A JP16808692A JP16808692A JPH05304175A JP H05304175 A JPH05304175 A JP H05304175A JP 16808692 A JP16808692 A JP 16808692A JP 16808692 A JP16808692 A JP 16808692A JP H05304175 A JPH05304175 A JP H05304175A
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Abstract
(57)【要約】
【目的】２つ以上のゲートパッドを備えるＦＥＴを使用
することによって、最良発振条件と最大出力条件とを分
離して設定できる帯域反射型発振器を提供する。 【構成】高周波信号発振器５０は、ＦＥＴチップ１０の
ゲートパッド１ｂに結合線路５２を介して誘電体共振器
５３の結合を受け、ゲートパッド１ａに出力端子５５の
接続を受ける。ＦＥＴチップ１０のドレインパッド３を
接地し、ソースパッド４に適切な値の容量性リアクタン
ス５４を付加すると、この発振器５０は、ゲートパッド
１ｂ（および１ａ）に負性抵抗−Ｒを生じ、誘電体共振
器５３の共振周波数ｆ０で発振する。ゲートパッド１ａ
から見た負荷抵抗値をＲに設定すると、出力端子５５に
最大発振出力を生じる。従ってこの発振器５０は、ＦＥ
Ｔチップ１０のソースパッド４とゲートパッド１ｂとで
発振条件を設定し、ゲートパッド１ａと出力端子５５と
の間で上記発振条件とは独立に出力整合条件を設定す
る。
することによって、最良発振条件と最大出力条件とを分
離して設定できる帯域反射型発振器を提供する。 【構成】高周波信号発振器５０は、ＦＥＴチップ１０の
ゲートパッド１ｂに結合線路５２を介して誘電体共振器
５３の結合を受け、ゲートパッド１ａに出力端子５５の
接続を受ける。ＦＥＴチップ１０のドレインパッド３を
接地し、ソースパッド４に適切な値の容量性リアクタン
ス５４を付加すると、この発振器５０は、ゲートパッド
１ｂ（および１ａ）に負性抵抗−Ｒを生じ、誘電体共振
器５３の共振周波数ｆ０で発振する。ゲートパッド１ａ
から見た負荷抵抗値をＲに設定すると、出力端子５５に
最大発振出力を生じる。従ってこの発振器５０は、ＦＥ
Ｔチップ１０のソースパッド４とゲートパッド１ｂとで
発振条件を設定し、ゲートパッド１ａと出力端子５５と
の間で上記発振条件とは独立に出力整合条件を設定す
る。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（以下、ＦＥＴ）、このＦＥＴを能動素子として含む高
周波信号発振器、およびその発振器を局部発振器として
含む周波数変換回路に関し、特に集積回路化に適したＦ
ＥＴ、この種の発振器および周波数変換回路に関する。
（以下、ＦＥＴ）、このＦＥＴを能動素子として含む高
周波信号発振器、およびその発振器を局部発振器として
含む周波数変換回路に関し、特に集積回路化に適したＦ
ＥＴ、この種の発振器および周波数変換回路に関する。
【０００２】
【従来の技術】ＳＨＦ帯の直接衛星放送電波を静止衛星
から受ける高周波（ＲＦ）受信機の周波数変換回路は、
局部発振器からの局部発振信号と上記ＳＨＦ帯信号とに
応答して中間周波数信号を生じる。上記局部発振器は、
通常、ガリウム砒素（以下、ＧａＡｓ）電界効果トラン
ジスタ（以下、ＧａＡｓＦＥＴ）を能動素子として備
え、誘電体共振器の作用によって上記局部発振信号の周
波数を安定化する。この局部発振器および上記周波数変
換回路は、小型化および経済化のためにハイブリッド集
積回路化またはモノリシック集積回路化することが望ま
しい。
から受ける高周波（ＲＦ）受信機の周波数変換回路は、
局部発振器からの局部発振信号と上記ＳＨＦ帯信号とに
応答して中間周波数信号を生じる。上記局部発振器は、
通常、ガリウム砒素（以下、ＧａＡｓ）電界効果トラン
ジスタ（以下、ＧａＡｓＦＥＴ）を能動素子として備
え、誘電体共振器の作用によって上記局部発振信号の周
波数を安定化する。この局部発振器および上記周波数変
換回路は、小型化および経済化のためにハイブリッド集
積回路化またはモノリシック集積回路化することが望ま
しい。
【０００３】従来のこの種の局部発振器には帯域反射型
発振器が多く使われており、その一つの例が文献（新川
他，テフロン一枚基板化ＢＳコンバータ，テレビジョン
学会技術報告，ＲＥ８３−４０，１９８３年１０月２７
日，ｐｐ．７〜１１）に述べられている。この帯域反射
型発振器は、ＧａＡｓＦＥＴを能動素子として含むドレ
イン接地型発振器であり、ＧａＡｓＦＥＴのドレイン端
子を高周波的に接地し、ゲート端子に結合線路を介して
誘電体共振器を結合し、ソース端子に容量性リアクタン
スとともに負荷を接続している。この発振器では、適切
な値の上記容量性リアクタンスの付加によりゲート端子
に負性抵抗を生じさせており、上記結合線路の線路イン
ピーダンスおよび上記ゲート端子と上記誘電体共振器と
の距離を適切に設定することにより、上記誘電体共振器
の共振周波数ｆ０において高周波信号を発振し、この発
振出力を上記ソース端子から取り出している。
発振器が多く使われており、その一つの例が文献（新川
他，テフロン一枚基板化ＢＳコンバータ，テレビジョン
学会技術報告，ＲＥ８３−４０，１９８３年１０月２７
日，ｐｐ．７〜１１）に述べられている。この帯域反射
型発振器は、ＧａＡｓＦＥＴを能動素子として含むドレ
イン接地型発振器であり、ＧａＡｓＦＥＴのドレイン端
子を高周波的に接地し、ゲート端子に結合線路を介して
誘電体共振器を結合し、ソース端子に容量性リアクタン
スとともに負荷を接続している。この発振器では、適切
な値の上記容量性リアクタンスの付加によりゲート端子
に負性抵抗を生じさせており、上記結合線路の線路イン
ピーダンスおよび上記ゲート端子と上記誘電体共振器と
の距離を適切に設定することにより、上記誘電体共振器
の共振周波数ｆ０において高周波信号を発振し、この発
振出力を上記ソース端子から取り出している。
【０００４】
【発明が解決しようとする課題】しかし、上述の帯域反
射型発振器は、ＧａＡｓＦＥＴのソース端子において大
きな負性抵抗を生じさせるとともに負荷とインピーダン
ス整合させる必要があり、ソース端子に接続した上記容
量性リアクタンスの調整のみで上記二条件を満足させる
のは非常に困難である。つまり、この発振器では、ゲー
ト端子に現れる負性抵抗値が上記ソース端子に付加され
る容量性リアクタンスの値によって大きく変化するの
で、ゲート端子における発振条件を満たすように上記容
量性リアクタンスの値を設定すると、ソース端子におい
て最大の発振信号出力を得るような負荷整合をさせるこ
とができない。
射型発振器は、ＧａＡｓＦＥＴのソース端子において大
きな負性抵抗を生じさせるとともに負荷とインピーダン
ス整合させる必要があり、ソース端子に接続した上記容
量性リアクタンスの調整のみで上記二条件を満足させる
のは非常に困難である。つまり、この発振器では、ゲー
ト端子に現れる負性抵抗値が上記ソース端子に付加され
る容量性リアクタンスの値によって大きく変化するの
で、ゲート端子における発振条件を満たすように上記容
量性リアクタンスの値を設定すると、ソース端子におい
て最大の発振信号出力を得るような負荷整合をさせるこ
とができない。
【０００５】従って、本発明の第１の目的は、最良発振
条件と最大出力条件とを同時にしかも容易に得ることが
できる高周波信号発振器を提供することにある。
条件と最大出力条件とを同時にしかも容易に得ることが
できる高周波信号発振器を提供することにある。
【０００６】本発明の第２の目的は、混成集積回路化や
モノリシック集積回路化を容易にする高周波信号発生器
および周波数変換回路を提供することにある。
モノリシック集積回路化を容易にする高周波信号発生器
および周波数変換回路を提供することにある。
【０００７】本発明の第３の目的は、上記高周波信号発
生器の信号発生用能動素子に適した構造の電界効果トラ
ンジスタを提供することにある。
生器の信号発生用能動素子に適した構造の電界効果トラ
ンジスタを提供することにある。
【０００８】
【課題を解決するための手段】この発明によるＦＥＴ
は、ソース電極に接続したソースボンディングパッド
（以下、ソースパッド）とドレイン電極に接続したドレ
インボンディングパッド（以下、ドレインパッド）とゲ
ート電極に接続した複数のゲートボンディングパッド
（以下、ゲートパッド）とを備えている。このＦＥＴの
一つはゲート電極の両端にそれぞれ一つのゲートパッド
を備えており、別の一つは上記ゲート電極の一端に二つ
のゲートパッドを備えている。上記ＦＥＴをパッケージ
に封入し、また上記ソースパッド，ドレインパッドおよ
びゲートパッドにそれぞれソース端子，ドレイン端子お
よびゲート端子を接続してパッケージ封入型のＦＥＴに
してもよい。
は、ソース電極に接続したソースボンディングパッド
（以下、ソースパッド）とドレイン電極に接続したドレ
インボンディングパッド（以下、ドレインパッド）とゲ
ート電極に接続した複数のゲートボンディングパッド
（以下、ゲートパッド）とを備えている。このＦＥＴの
一つはゲート電極の両端にそれぞれ一つのゲートパッド
を備えており、別の一つは上記ゲート電極の一端に二つ
のゲートパッドを備えている。上記ＦＥＴをパッケージ
に封入し、また上記ソースパッド，ドレインパッドおよ
びゲートパッドにそれぞれソース端子，ドレイン端子お
よびゲート端子を接続してパッケージ封入型のＦＥＴに
してもよい。
【０００９】上述のＦＥＴは、少なくとも二つのゲート
パッド（あるいはゲート端子）を備えるので、ゲート電
極に二つ以上の回路素子を接続する回路への適用に好適
である。例えば、上記ゲート電極に誘電体共振器および
負荷をともに接続する構成のドレイン接地型の帯域反射
型発振器を容易に高性能化できる。つまり、上記ＦＥＴ
のゲートパッド（あるいはゲート端子）の一つには誘電
体共振器を結合し、ゲートパッド（あるいはゲート端
子）の別の一つには負荷を接続する。すると、この帯域
反射型発振器では、ソースパッド（あるいはソース端
子）に付加した容量性リアクタンスの調整によってゲー
トパッドに生じる負性抵抗を最適値に設定し、ゲートパ
ッドの別の一つと負荷との間にインピーダンス整合素子
を配置することによって上記負性抵抗値の調整とは独立
に最良の負荷整合をとることができる。
パッド（あるいはゲート端子）を備えるので、ゲート電
極に二つ以上の回路素子を接続する回路への適用に好適
である。例えば、上記ゲート電極に誘電体共振器および
負荷をともに接続する構成のドレイン接地型の帯域反射
型発振器を容易に高性能化できる。つまり、上記ＦＥＴ
のゲートパッド（あるいはゲート端子）の一つには誘電
体共振器を結合し、ゲートパッド（あるいはゲート端
子）の別の一つには負荷を接続する。すると、この帯域
反射型発振器では、ソースパッド（あるいはソース端
子）に付加した容量性リアクタンスの調整によってゲー
トパッドに生じる負性抵抗を最適値に設定し、ゲートパ
ッドの別の一つと負荷との間にインピーダンス整合素子
を配置することによって上記負性抵抗値の調整とは独立
に最良の負荷整合をとることができる。
【００１０】上記ＦＥＴの複数のゲートパッド（あるい
はゲート端子）は互いに異なる位置にかなり自由に配置
できるので、このＦＥＴ使用の高周波数（ＲＦ）回路，
例えば上記帯域反射型発振器では、寄生素子等にによる
性能劣化を最小にするように回路素子を配置でき、回路
性能をさらに向上できる。また、これらのＲＦ回路をハ
イブリッドおよびモノリシック集積回路化することも容
易になる。
はゲート端子）は互いに異なる位置にかなり自由に配置
できるので、このＦＥＴ使用の高周波数（ＲＦ）回路，
例えば上記帯域反射型発振器では、寄生素子等にによる
性能劣化を最小にするように回路素子を配置でき、回路
性能をさらに向上できる。また、これらのＲＦ回路をハ
イブリッドおよびモノリシック集積回路化することも容
易になる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例の構造図であ
る。（ａ）図はＦＥＴチップ１０の平面図、（ｂ）図は
（ａ）図のＡ１−Ａ２拡大断面図である。
る。（ａ）図はＦＥＴチップ１０の平面図、（ｂ）図は
（ａ）図のＡ１−Ａ２拡大断面図である。
【００１３】図１を参照してこの電界効果トランジスタ
チップ（以下、ＦＥＴチップ）１０の構造および製造法
を説明すると、このＦＥＴチップ１０では、まず、Ｇａ
Ａｓ基板にクロム（Ｃｒ）をドープした半絶縁性半導体
基板５上にノンドープのバッファ層６および１〜２×１
０17ｃｍ-3の硫黄（Ｓ）をドープしたＳドープＮ型のチ
ャネル層７を成長させる。つぎに、このＦＥＴチップ１
０の浮遊容量を低減するために、このＦＥＴチップ１０
の活性部となるメサ８のみを残すようにチャネル層７を
選択エッチングし、メサ８を形成しないバッファ層６を
露出させる。つぎに、リフトオフ法によりチャネル層７
の表面に金・ゲルマニウム／ニッケル（ＡｕＧｅ／Ｎ
ｉ）合金を配置してオーム性電極を形成し、これらをド
レイン電極３ａおよびソース電極４ａとする。上記Ａｕ
Ｇｅ／Ｎｉ合金は、上記ドレイン電極３ａおよびソース
電極４ａからさらにメサ８の外側に延伸され、それぞれ
ドレインパッド３およびソースパッド４を形成する。つ
ぎに、上記ドレイン電極３ａおよびソース電極４ａの間
のチャネル層７の表面にアルミニウム（Ａｌ）からなる
ショットキバリア金属を堆積してゲート電極２を形成す
る。さらに、このゲート電極２の両端には、それぞれゲ
ートパッド１ａおよび１ｂをバッファ層６の表面に配置
している。ここで、ゲートパッド１ａおよび１ｂがゲー
ト電極２に関して互いに反対側に配置されていることに
注意すべきである。このようなゲートパッド１ａおよび
１ｂの配置は、後述するようにこのＦＥＴチップ１０を
使用する回路の設計自由度（構成自由度）を増す効果を
もつ。
チップ（以下、ＦＥＴチップ）１０の構造および製造法
を説明すると、このＦＥＴチップ１０では、まず、Ｇａ
Ａｓ基板にクロム（Ｃｒ）をドープした半絶縁性半導体
基板５上にノンドープのバッファ層６および１〜２×１
０17ｃｍ-3の硫黄（Ｓ）をドープしたＳドープＮ型のチ
ャネル層７を成長させる。つぎに、このＦＥＴチップ１
０の浮遊容量を低減するために、このＦＥＴチップ１０
の活性部となるメサ８のみを残すようにチャネル層７を
選択エッチングし、メサ８を形成しないバッファ層６を
露出させる。つぎに、リフトオフ法によりチャネル層７
の表面に金・ゲルマニウム／ニッケル（ＡｕＧｅ／Ｎ
ｉ）合金を配置してオーム性電極を形成し、これらをド
レイン電極３ａおよびソース電極４ａとする。上記Ａｕ
Ｇｅ／Ｎｉ合金は、上記ドレイン電極３ａおよびソース
電極４ａからさらにメサ８の外側に延伸され、それぞれ
ドレインパッド３およびソースパッド４を形成する。つ
ぎに、上記ドレイン電極３ａおよびソース電極４ａの間
のチャネル層７の表面にアルミニウム（Ａｌ）からなる
ショットキバリア金属を堆積してゲート電極２を形成す
る。さらに、このゲート電極２の両端には、それぞれゲ
ートパッド１ａおよび１ｂをバッファ層６の表面に配置
している。ここで、ゲートパッド１ａおよび１ｂがゲー
ト電極２に関して互いに反対側に配置されていることに
注意すべきである。このようなゲートパッド１ａおよび
１ｂの配置は、後述するようにこのＦＥＴチップ１０を
使用する回路の設計自由度（構成自由度）を増す効果を
もつ。
【００１４】なお、一般のＦＥＴチップは、電流容量を
増すために複数のゲート電極とこのゲート電極に対応す
るドレイン電極およびソース電極を櫛形に配置してお
り、これらの各電極をそれぞれ一つにまとめて対応する
パッドからバイアス電位を加えるようにしている。ま
た、複数のＦＥＴチップ１０を別のＲＦ回路素子ととも
に一枚の半絶縁性半導体基板５（およびバッファ層６）
上に構成してモノリシック集積回路を作ることができ
る。
増すために複数のゲート電極とこのゲート電極に対応す
るドレイン電極およびソース電極を櫛形に配置してお
り、これらの各電極をそれぞれ一つにまとめて対応する
パッドからバイアス電位を加えるようにしている。ま
た、複数のＦＥＴチップ１０を別のＲＦ回路素子ととも
に一枚の半絶縁性半導体基板５（およびバッファ層６）
上に構成してモノリシック集積回路を作ることができ
る。
【００１５】図２は本発明の第２の実施例の平面図であ
る。
る。
【００１６】図２を参照すると、このＦＥＴチップ２０
に形成されたゲート電極２２，ドレインパッド２３およ
びソースパッド２４は、それぞれ図１に示したＦＥＴチ
ップ１０のゲート電極２，ドレインパッド３およびソー
スパッド４に対応する。ゲート電極２２の一端には２つ
の分岐線路２６ａおよび２６ｂを接続し、これら分岐線
路２６ａおよび２６ｂの先端にそれぞれゲートパッド２
１ａおよび２２ｂを接続している。さらにゲートパッド
２１ａと２２ｂとの間に吸収抵抗器２７ａを接続してい
る。なお、吸収抵抗器２７ａは、真空スパッタにより形
成した金属膜またはイオン注入により形成した半導体抵
抗器である。
に形成されたゲート電極２２，ドレインパッド２３およ
びソースパッド２４は、それぞれ図１に示したＦＥＴチ
ップ１０のゲート電極２，ドレインパッド３およびソー
スパッド４に対応する。ゲート電極２２の一端には２つ
の分岐線路２６ａおよび２６ｂを接続し、これら分岐線
路２６ａおよび２６ｂの先端にそれぞれゲートパッド２
１ａおよび２２ｂを接続している。さらにゲートパッド
２１ａと２２ｂとの間に吸収抵抗器２７ａを接続してい
る。なお、吸収抵抗器２７ａは、真空スパッタにより形
成した金属膜またはイオン注入により形成した半導体抵
抗器である。
【００１７】上記分岐線路２６ａ，２６ｂおよび吸収抵
抗器２７ａは、ゲートパッド２１ａおよび２１ｂの先端
にそれぞれ接続される２つの回路とゲート電極２２とを
三者とも同時にインピーダンス整合させるＹ分岐回路で
ある。つまり、分岐回路２６ａおよび２６ｂの長さをこ
のＦＥＴチップ２０の動作周波数における波長λのほぼ
１／４に設定し、吸収抵抗器２７ａの抵抗値を上記２つ
の接続回路のインピーダンスのほぼ２倍に設定すると、
上記３回路ともにインピーダンス整合され、ゲートパッ
ド２１ａおよび２１ｂとの間に信号のアイソレーション
をとることができる。上述のとおり、このＦＥＴチップ
２０は、ゲートパッド２６ａおよび２６ｂ間の信号アイ
ソレーションを増大させる構造を持つ。
抗器２７ａは、ゲートパッド２１ａおよび２１ｂの先端
にそれぞれ接続される２つの回路とゲート電極２２とを
三者とも同時にインピーダンス整合させるＹ分岐回路で
ある。つまり、分岐回路２６ａおよび２６ｂの長さをこ
のＦＥＴチップ２０の動作周波数における波長λのほぼ
１／４に設定し、吸収抵抗器２７ａの抵抗値を上記２つ
の接続回路のインピーダンスのほぼ２倍に設定すると、
上記３回路ともにインピーダンス整合され、ゲートパッ
ド２１ａおよび２１ｂとの間に信号のアイソレーション
をとることができる。上述のとおり、このＦＥＴチップ
２０は、ゲートパッド２６ａおよび２６ｂ間の信号アイ
ソレーションを増大させる構造を持つ。
【００１８】図３は本発明の第３の実施例の平面図であ
る。
る。
【００１９】図３を参照すると、このＦＥＴチップ２０
ａは、図２のＦＥＴチップ２０に加え、ゲート電極２２
の別の一端に、上記ＦＥＴチップ２０と同様の２つの分
岐線路２６ｃ，２６ｂ，ゲートパッド２１ｃ，２１ｄお
よび吸収抵抗器２７ｂを有する。上記分岐線路２６ｃ，
２６ｄおよび吸収抵抗器２７ｂを適切に設定すると、や
はりゲートパッド２１ｃと２１ｄに接続する回路間の信
号アイソレーションを取ることができ、上記接続回路間
の信号干渉少なくこのＦＥＴ２０ａのゲート電極２２に
接続する回路を増加させることができる。
ａは、図２のＦＥＴチップ２０に加え、ゲート電極２２
の別の一端に、上記ＦＥＴチップ２０と同様の２つの分
岐線路２６ｃ，２６ｂ，ゲートパッド２１ｃ，２１ｄお
よび吸収抵抗器２７ｂを有する。上記分岐線路２６ｃ，
２６ｄおよび吸収抵抗器２７ｂを適切に設定すると、や
はりゲートパッド２１ｃと２１ｄに接続する回路間の信
号アイソレーションを取ることができ、上記接続回路間
の信号干渉少なくこのＦＥＴ２０ａのゲート電極２２に
接続する回路を増加させることができる。
【００２０】図４は本発明の第４の実施例の構造図であ
る。（ａ）図はＦＥＴ４０のトップカバー４７を取り除
いた平面図、（ｂ）図は（ａ）図のＡ３−Ａ４断面図で
ありトップカバー４７も示している。
る。（ａ）図はＦＥＴ４０のトップカバー４７を取り除
いた平面図、（ｂ）図は（ａ）図のＡ３−Ａ４断面図で
ありトップカバー４７も示している。
【００２１】図４と図１を併せ参照すると、この電界効
果トランジスタ（ＦＥＴ）４０は、ＦＥＴチップ１０を
アルミナセラミック製のアルミナ基板４５とリング４６
とトップカバー４８とを含む半導体パッケージに封入し
ている。アルミナ基板４５の一平面から四方の側面にか
けて４つの導体膜４４ａ，４４ｂ，４４ｃおよび４４ｄ
をメタライズ法により形成しており、導体膜４４ｂのみ
を上記一平面の中心部まで配置している。上記半導体パ
ッケージは、導体膜４４ａないし４４ｄのアルミナ基板
４５の各側面に位置する部分をアルミナ基板４５の他平
面に接合されるとともにこの他平面から四方に伸ばされ
たゲート端子４１ｂ，ソース端子４２，ゲート端子４１
ａおよびドレイン端子４３にそれぞれ接続している。ま
た、このパッケージは、アルミナ基板４５とリング４
６，およびリング４６とトップカバー４８とをろう材
（図示せず）によって接合し、ＦＥＴチップ１０を気密
シールする。
果トランジスタ（ＦＥＴ）４０は、ＦＥＴチップ１０を
アルミナセラミック製のアルミナ基板４５とリング４６
とトップカバー４８とを含む半導体パッケージに封入し
ている。アルミナ基板４５の一平面から四方の側面にか
けて４つの導体膜４４ａ，４４ｂ，４４ｃおよび４４ｄ
をメタライズ法により形成しており、導体膜４４ｂのみ
を上記一平面の中心部まで配置している。上記半導体パ
ッケージは、導体膜４４ａないし４４ｄのアルミナ基板
４５の各側面に位置する部分をアルミナ基板４５の他平
面に接合されるとともにこの他平面から四方に伸ばされ
たゲート端子４１ｂ，ソース端子４２，ゲート端子４１
ａおよびドレイン端子４３にそれぞれ接続している。ま
た、このパッケージは、アルミナ基板４５とリング４
６，およびリング４６とトップカバー４８とをろう材
（図示せず）によって接合し、ＦＥＴチップ１０を気密
シールする。
【００２２】このＦＥＴ４０は、ＦＥＴチップ１０をア
ルミナ基板４５の中心部の導体膜４４ｂ上に金−錫（Ａ
ｕ−Ｓｎ）を含むろう材（図示せず）によって接合す
る。また、ＦＥＴチップ１０のゲートパッド１ｂを導体
膜４４ａに，ソースパッド４を導体膜４４ｂに，ゲート
パッド１ａを導体膜４４ｃに，ドレインパッド３を導体
膜４４ｄにそれぞれボンディングワイヤ３７により接続
する。従って、このＦＥＴ４０は、ＦＥＴ１０のゲート
パッド１ｂをゲート端子４１ｂに，ソースパッド４をソ
ース端子４２に，ゲートパッド１ｂをゲート端子４１ａ
に，ドレインパッド３をドレイン端子４３に接続してい
る。ここで、このＦＥＴ４０は、ゲート端子１ａと１ｂ
とをアルミナ基板４５の互いに対向する側面から引出し
ていることに注目すべきである。このようにゲート端子
４１ａと４１ｂとを互いに異なる位置から引出すと、図
５および図６を参照して後述するように、このＦＥＴ４
０を使用する回路の設計自由度を増す効果がある。
ルミナ基板４５の中心部の導体膜４４ｂ上に金−錫（Ａ
ｕ−Ｓｎ）を含むろう材（図示せず）によって接合す
る。また、ＦＥＴチップ１０のゲートパッド１ｂを導体
膜４４ａに，ソースパッド４を導体膜４４ｂに，ゲート
パッド１ａを導体膜４４ｃに，ドレインパッド３を導体
膜４４ｄにそれぞれボンディングワイヤ３７により接続
する。従って、このＦＥＴ４０は、ＦＥＴ１０のゲート
パッド１ｂをゲート端子４１ｂに，ソースパッド４をソ
ース端子４２に，ゲートパッド１ｂをゲート端子４１ａ
に，ドレインパッド３をドレイン端子４３に接続してい
る。ここで、このＦＥＴ４０は、ゲート端子１ａと１ｂ
とをアルミナ基板４５の互いに対向する側面から引出し
ていることに注目すべきである。このようにゲート端子
４１ａと４１ｂとを互いに異なる位置から引出すと、図
５および図６を参照して後述するように、このＦＥＴ４
０を使用する回路の設計自由度を増す効果がある。
【００２３】図５は本発明の第５の実施例の等価回路図
である。
である。
【００２４】図５を参照すると、この図に等価回路を示
した高周波信号発振器５０は、図１に示したＦＥＴチッ
プ１０を能動素子として含む帯域反射型発振器である。
この発振器５０では、ＦＥＴチップ１０のドレインパッ
ド３を接地するとともにソースパッド４に容量性リアク
タンス５４を接続し、ゲートパッド１ａおよび１ｂに負
性抵抗−Ｒを生じさせる。また、発振器５０は、ＦＥＴ
チップ１０のゲートパッド１ｂに結合線路５２を介して
誘電体共振器５３を結合し、結合線路５１の先端を終端
抵抗器５１で終端している。ＦＥＴ１０のゲートパッド
１ａには出力端子５５を接続し、この出力端子５５には
負荷（図示せず）を接続する。
した高周波信号発振器５０は、図１に示したＦＥＴチッ
プ１０を能動素子として含む帯域反射型発振器である。
この発振器５０では、ＦＥＴチップ１０のドレインパッ
ド３を接地するとともにソースパッド４に容量性リアク
タンス５４を接続し、ゲートパッド１ａおよび１ｂに負
性抵抗−Ｒを生じさせる。また、発振器５０は、ＦＥＴ
チップ１０のゲートパッド１ｂに結合線路５２を介して
誘電体共振器５３を結合し、結合線路５１の先端を終端
抵抗器５１で終端している。ＦＥＴ１０のゲートパッド
１ａには出力端子５５を接続し、この出力端子５５には
負荷（図示せず）を接続する。
【００２５】この高周波信号発振器５０は、誘電体共振
器５３の共振周波数ｆ０において、容量性リアクタンス
５４をゲート端子１ｂに現れる負性抵抗−Ｒの値を大き
くするように設定する。ゲートパッド１ｂと誘電体共振
器５３との距離Ｌ１は、ＦＥＴチップ１０のゲート電極
２とゲートパッド１ｂとの距離が短かい場合、誘電体共
振器５３の共振周波数ｆ０における波長λのほぼ１／２
に設定する。すると、誘電体共振器５３はゲート端子１
ｂからのＲＦ信号のうち上記共振周波数ｆ０の信号だけ
をゲート端子１ｂに反射し，この発振器５０は上記共振
周波数ｆ０で発振する。共振周波数ｆ０以外の周波数の
信号は、終端抵抗器５１で終端され、この発振器５０の
出力端子５５に現れない。
器５３の共振周波数ｆ０において、容量性リアクタンス
５４をゲート端子１ｂに現れる負性抵抗−Ｒの値を大き
くするように設定する。ゲートパッド１ｂと誘電体共振
器５３との距離Ｌ１は、ＦＥＴチップ１０のゲート電極
２とゲートパッド１ｂとの距離が短かい場合、誘電体共
振器５３の共振周波数ｆ０における波長λのほぼ１／２
に設定する。すると、誘電体共振器５３はゲート端子１
ｂからのＲＦ信号のうち上記共振周波数ｆ０の信号だけ
をゲート端子１ｂに反射し，この発振器５０は上記共振
周波数ｆ０で発振する。共振周波数ｆ０以外の周波数の
信号は、終端抵抗器５１で終端され、この発振器５０の
出力端子５５に現れない。
【００２６】この高周波信号発振器５０では、ゲート端
子１ａおよび１ｂの負性抵抗が−Ｒであると、ゲート端
子１ａから出力端子５５を見た抵抗値（負荷抵抗値）を
Ｒ以下にする。上記負荷抵抗値をＲにすると、出力端子
５５から最大の発振信号出力を取り出すことができる。
つまり、この発振器５０では、ソースパッド４とゲート
パッド１ｂにかかわる発振条件を確立したあと、ゲート
パッド１ａと出力端子５５との間で上記発振条件と独立
に負荷整合をとることができる。この発振条件と負荷整
合条件との同時満足は、ＦＥＴチップ１０に二つのゲー
トパッド１ａおよび１ｂを備えることで可能となった。
子１ａおよび１ｂの負性抵抗が−Ｒであると、ゲート端
子１ａから出力端子５５を見た抵抗値（負荷抵抗値）を
Ｒ以下にする。上記負荷抵抗値をＲにすると、出力端子
５５から最大の発振信号出力を取り出すことができる。
つまり、この発振器５０では、ソースパッド４とゲート
パッド１ｂにかかわる発振条件を確立したあと、ゲート
パッド１ａと出力端子５５との間で上記発振条件と独立
に負荷整合をとることができる。この発振条件と負荷整
合条件との同時満足は、ＦＥＴチップ１０に二つのゲー
トパッド１ａおよび１ｂを備えることで可能となった。
【００２７】図６は図５の実施例をアルミナ基板６１上
に構成した平面図である。
に構成した平面図である。
【００２８】図６を図５に併せ参照すると、この高周波
信号発振器５０は、アルミナ基板６１上に構成されたハ
イブリッド集積回路である。この発振器５０において、
上記結合線路５２，誘電体共振器５３，容量性リアクタ
ンス５４および出力端子５５は分布定数回路で構成さ
れ、終端抵抗器５１は集中定数回路で構成されている。
誘電体共振器５３には、（ＺｒＳｎ）ＴｉＯ4 の組成を
もつセラミック（比誘電率εｒ＝３９）等が使用でき
る。
信号発振器５０は、アルミナ基板６１上に構成されたハ
イブリッド集積回路である。この発振器５０において、
上記結合線路５２，誘電体共振器５３，容量性リアクタ
ンス５４および出力端子５５は分布定数回路で構成さ
れ、終端抵抗器５１は集中定数回路で構成されている。
誘電体共振器５３には、（ＺｒＳｎ）ＴｉＯ4 の組成を
もつセラミック（比誘電率εｒ＝３９）等が使用でき
る。
【００２９】次に、高周波信号発生器５０の構成要素の
うち、図５の等価回路に示されなかった構成要素の説明
を行う。終端抵抗器５１の接地回路が、一端を終端抵抗
器５１の先端に接続するとともに他端を開放した短絡ス
タブ６２ａによって構成されている。ゲートパッド１ｂ
へのバイアス供給回路は、一端を短絡スタブ６２ａに接
続した抵抗器６３ａと、抵抗器６３ａの他端を接続線路
６４ａを介して接地するスルーホール６５ａとからなる
オートバイアス回路である。低誘電率物質の支持体６６
は、誘電体共振器５３をアルミナ基板６１に支持し、こ
の共振器５３のＱを高く保っている。ドレインパッド３
の接地回路は、一端をドレインパッド３に接続するとと
もに他端を開放した短絡スタブ６２ｃである。ゲートパ
ッド１ａは接続線路６４ｄを介して出力端子５５に接続
される。ソースパッド４には、容量性リアクタンス５４
の他に、λ／４線路６８と短絡スタブ６２ｃとチップコ
ンデンサ５４ａとからなる低域通過ろ波器を電源からソ
ースバイアスを供給するソースバイアス端子６７および
接続線路６４ｃとの間に接続する。なお、ここで述べた
構成要素のうち、抵抗器６３ａとチップコンデンサ６３
ｂは集中定数回路で構成されている。
うち、図５の等価回路に示されなかった構成要素の説明
を行う。終端抵抗器５１の接地回路が、一端を終端抵抗
器５１の先端に接続するとともに他端を開放した短絡ス
タブ６２ａによって構成されている。ゲートパッド１ｂ
へのバイアス供給回路は、一端を短絡スタブ６２ａに接
続した抵抗器６３ａと、抵抗器６３ａの他端を接続線路
６４ａを介して接地するスルーホール６５ａとからなる
オートバイアス回路である。低誘電率物質の支持体６６
は、誘電体共振器５３をアルミナ基板６１に支持し、こ
の共振器５３のＱを高く保っている。ドレインパッド３
の接地回路は、一端をドレインパッド３に接続するとと
もに他端を開放した短絡スタブ６２ｃである。ゲートパ
ッド１ａは接続線路６４ｄを介して出力端子５５に接続
される。ソースパッド４には、容量性リアクタンス５４
の他に、λ／４線路６８と短絡スタブ６２ｃとチップコ
ンデンサ５４ａとからなる低域通過ろ波器を電源からソ
ースバイアスを供給するソースバイアス端子６７および
接続線路６４ｃとの間に接続する。なお、ここで述べた
構成要素のうち、抵抗器６３ａとチップコンデンサ６３
ｂは集中定数回路で構成されている。
【００３０】さらに図５および図６を参照すると、この
高周波信号発振器６１では、ＦＥＴチップ１０がゲート
パッド１ａと１ｂとを互いに対向する位置に設けている
ので、結合線路４２と接続線路５４ｄとを互いに対向位
置に引き出すことができている。このように、この高周
波信号発振器４０は、ほぼ独立して回路定数を定める必
要のある構成要素（誘電体共振器５３と出力端子５５）
を分離して配置できるので、回路パターン設計の自由度
を増し、ハイブリッド集積回路化を容易とするものであ
る。
高周波信号発振器６１では、ＦＥＴチップ１０がゲート
パッド１ａと１ｂとを互いに対向する位置に設けている
ので、結合線路４２と接続線路５４ｄとを互いに対向位
置に引き出すことができている。このように、この高周
波信号発振器４０は、ほぼ独立して回路定数を定める必
要のある構成要素（誘電体共振器５３と出力端子５５）
を分離して配置できるので、回路パターン設計の自由度
を増し、ハイブリッド集積回路化を容易とするものであ
る。
【００３１】以上、図６を参照してハイブリッド集積回
路で構成した高周波信号発生器５０について説明した
が、この高周波信号発生器５０を誘電体共振器５３を除
いてＧａＡｓ基板上にモノリシック集積回路化すること
は勿論可能である。
路で構成した高周波信号発生器５０について説明した
が、この高周波信号発生器５０を誘電体共振器５３を除
いてＧａＡｓ基板上にモノリシック集積回路化すること
は勿論可能である。
【００３２】図７は本発明の第６の実施例の等価回路図
である。
である。
【００３３】図７を参照すると、この高周波信号発振器
６０は、図５の高周波信号発振器５０に用いたＦＥＴチ
ップ１０に代えて、図４を参照して説明したＦＥＴ４０
を使用している。従って、この発振器６０では、ＦＥＴ
４０のゲート端子１ａに出力端子５５，ゲート端子１ｂ
に結合線路５２，ソース端子４２に容量性リアクタンス
５４をそれぞれ接続し、ドレイン端子４３を接地してい
る。この発振器６０の他の構成要素および動作は高周波
発振器５０と変るところはなく、ハイブリッド集積回路
化に適することも同じである。
６０は、図５の高周波信号発振器５０に用いたＦＥＴチ
ップ１０に代えて、図４を参照して説明したＦＥＴ４０
を使用している。従って、この発振器６０では、ＦＥＴ
４０のゲート端子１ａに出力端子５５，ゲート端子１ｂ
に結合線路５２，ソース端子４２に容量性リアクタンス
５４をそれぞれ接続し、ドレイン端子４３を接地してい
る。この発振器６０の他の構成要素および動作は高周波
発振器５０と変るところはなく、ハイブリッド集積回路
化に適することも同じである。
【００３４】図８は本発明の第７の実施例の等価回路図
である。
である。
【００３５】図８を参照すると、この周波数変換回路７
０は、ＲＦ入力端子７３からのＲＦ信号と高周波信号発
振器７１からの局部発振信号とに応答してＩＦ出力端子
７５に中間周波数（ＩＦ）信号を生じる。
０は、ＲＦ入力端子７３からのＲＦ信号と高周波信号発
振器７１からの局部発振信号とに応答してＩＦ出力端子
７５に中間周波数（ＩＦ）信号を生じる。
【００３６】高周波信号発振器７１は、図５の高周波信
号発振器５０のＦＥＴチップ１０に変えて、図２を参照
して説明したＦＥＴチップ２０を使用する。従って、こ
の発振器７１では、ＦＥＴ２０のゲートパッド２１ａに
結合線路５２，ソースパッド２４に容量性リアクタンス
５４をそれぞれ接続し、ドレインパッド２３を接地して
いる。なお、ゲートパッド２１ｂには、このゲートパッ
ド２１ｂのインピーダンスとミキサ６４のインピーダン
スとを整合させるインピーダンス変成器７２を接続し、
インピーダンス変成器７２を介してミキサ７４に局部発
振信号を供給している。この発振器７１は、ゲートパッ
ド２１ａと２１ｂとの間に信号アイソレーションがとら
れているので、ミキサ７４から発生する種々のスプリア
ス信号が高周波信号発振器７１の動作を不安定にするの
を防いでいる。この周波数変換回路７０もまたハイブリ
ッドあるいはモノリシック集積回路化に適している。
号発振器５０のＦＥＴチップ１０に変えて、図２を参照
して説明したＦＥＴチップ２０を使用する。従って、こ
の発振器７１では、ＦＥＴ２０のゲートパッド２１ａに
結合線路５２，ソースパッド２４に容量性リアクタンス
５４をそれぞれ接続し、ドレインパッド２３を接地して
いる。なお、ゲートパッド２１ｂには、このゲートパッ
ド２１ｂのインピーダンスとミキサ６４のインピーダン
スとを整合させるインピーダンス変成器７２を接続し、
インピーダンス変成器７２を介してミキサ７４に局部発
振信号を供給している。この発振器７１は、ゲートパッ
ド２１ａと２１ｂとの間に信号アイソレーションがとら
れているので、ミキサ７４から発生する種々のスプリア
ス信号が高周波信号発振器７１の動作を不安定にするの
を防いでいる。この周波数変換回路７０もまたハイブリ
ッドあるいはモノリシック集積回路化に適している。
【００３７】なお、周波数変換回路７０のミキサ７４を
バランス型ミキサに変えると、上記バランス型ミキサに
２つの局部発振信号を供給する必要がある。この場合に
は、上記高周波信号発振器７１のＦＥＴ２０に代えてＦ
ＥＴ２０ａを使用するほうが望ましい。つまり、ＦＥＴ
２０ａのゲートパッド２１ｂと２１ｄをともに結合線路
５２に接続し、ゲートパッド２１ａを上記バランス型ミ
クサの一方の局部発振信号入力端子に接続し、ゲートパ
ッド２１ｃを上記バランス型ミクサの他方の局部発振信
号入力端子に接続する。
バランス型ミキサに変えると、上記バランス型ミキサに
２つの局部発振信号を供給する必要がある。この場合に
は、上記高周波信号発振器７１のＦＥＴ２０に代えてＦ
ＥＴ２０ａを使用するほうが望ましい。つまり、ＦＥＴ
２０ａのゲートパッド２１ｂと２１ｄをともに結合線路
５２に接続し、ゲートパッド２１ａを上記バランス型ミ
クサの一方の局部発振信号入力端子に接続し、ゲートパ
ッド２１ｃを上記バランス型ミクサの他方の局部発振信
号入力端子に接続する。
【００３８】
【発明の効果】上述のとおり、この発明による高周波信
号発振器は、２つ以上のゲートパッドあるいはゲート端
子を備えるＦＥＴチップまたはパッケージ封入されたＦ
ＥＴを使用するので、上記ＦＥＴのゲート電極に誘電体
共振器および出力端子を共に接続し、しかも最良発振条
件と最大出力条件とを分離して設定するのが容易であ
る。また、上記ＦＥＴのゲートパッドあるいはゲート端
子の位置を自由に配置することができるので、上記発振
器を性能を向上することができるばかりでなく、これら
の発振器およびこれらの発振器を含む周波数変換回路を
ハイブリッド集積回路化やモノリシック集積回路化する
のが容易である。
号発振器は、２つ以上のゲートパッドあるいはゲート端
子を備えるＦＥＴチップまたはパッケージ封入されたＦ
ＥＴを使用するので、上記ＦＥＴのゲート電極に誘電体
共振器および出力端子を共に接続し、しかも最良発振条
件と最大出力条件とを分離して設定するのが容易であ
る。また、上記ＦＥＴのゲートパッドあるいはゲート端
子の位置を自由に配置することができるので、上記発振
器を性能を向上することができるばかりでなく、これら
の発振器およびこれらの発振器を含む周波数変換回路を
ハイブリッド集積回路化やモノリシック集積回路化する
のが容易である。
【図１】本発明の第１の実施例の構造図である。（ａ）
図はＦＥＴチップ１０の平面図、（ｂ）図は（ａ）図の
Ａ１−Ａ２拡大断面図である。
図はＦＥＴチップ１０の平面図、（ｂ）図は（ａ）図の
Ａ１−Ａ２拡大断面図である。
【図２】本発明の第２の実施例の平面図である。
【図３】本発明の第３の実施例の平面図である。
【図４】本発明の第４の実施例の構造図である。（ａ）
図はＦＥＴ４０のトップカバー４７を取り除いた平面
図、（ｂ）図は（ａ）図のＡ３−Ａ４断面図でありトッ
プカバー４７も示している。
図はＦＥＴ４０のトップカバー４７を取り除いた平面
図、（ｂ）図は（ａ）図のＡ３−Ａ４断面図でありトッ
プカバー４７も示している。
【図５】本発明の第５の実施例の等価回路図である。
【図６】図５の実施例をアルミナ基板６１上に構成した
平面図である。
平面図である。
【図７】本発明の第６の実施例の等価回路図である。
【図８】本発明の第７の実施例の等価回路図である。
１ａ，１ｂ，２１ａ〜２１ｄ ゲートパッド ２，２２ ゲート電極 ３，２３ ドレインパッド ３ａ ドレイン電極 ４，２４ ソースパッド ４ａ ソース電極 ５ 半絶縁性半導体基板 ６ バッファ層 ７ チャネル層 ８ メサ １０，２０，２０ａ ＦＥＴチップ ２６ａ〜２６ｄ 分岐回路 ２７ａ，２７ｂ 吸収抵抗器 ４０ 電界効果トランジスタ（ＦＥＴ） ４１ａ，４１ｂ ゲート端子 ４２ ソース端子 ４３ ドレイン端子 ４４ａ〜４４ｄ 導体膜 ４５，６１ アルミナ基板 ４６ リング ４７，６９ ボンディングワイヤ ４８ トップカバー ５０，６０，７１ 高周波信号発振器 ５１ 終端抵抗器 ５２ 結合線路 ５３ 誘電体共振器 ５４ 容量性リアクタンス ５５ 出力端子 ６２ａ〜６２ｃ 短絡スタブ ６３ａ 抵抗器 ６４ａ〜６４ｄ 接続線路 ６５ａ〜６５ｃ スルーホール ６６ 支持体 ６７ ソースバイアス端子 ６８ λ／４ 線路 ７０ 周波数変換回路 ７２ インピーダンス変成器 ７３ ＲＦ入力端子 ７４ ミキサ ７５ ＩＦ出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｂ 5/18 Ｄ 8124−5Ｊ 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｒ
Claims (19)
- 【請求項１】 ソース電極と、前記ソース電極に接続さ
れたソースボンディングパッドと、ドレイン電極と、前
記ドレイン電極に接続されたドレインボンディングパッ
ドと、ゲート電極と、前記ゲート電極に接続された複数
のゲートボンディングパッドとを備えることを特徴とす
る電界効果トランジスタ。 - 【請求項２】 前記ゲートボンディングパッドが２個の
ボンディングパッドから成り、それらボンディングパッ
ドが前記ゲート電極の両側にそれぞれ配置されているこ
とを特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項３】 前記ゲート電極の一端が２個のゲートボ
ンディングパッドに接続され、それらゲートボンディン
グパッドの間に抵抗器が接続されていることを特徴とす
る請求項１記載の電界効果トランジスタ。 - 【請求項４】 前記電界効果トランジスタが、ガリウム
砒素基板上に構成される電界効果トランジスタであるこ
とを特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項５】 前記電界効果トランジスタが、前記電界
効果トランジスタを封入するセラミックパッケージと、
前記ソースボンディングパッドに接続されるとともに前
記セラミックパッケージより外に引出されたソース端子
と、前記ドレインボンディングパッドに接続されるとと
もに前記セラミックパッケージより外に引出されたドレ
イン端子と、前記２つのゲートボンディングパッドにそ
れぞれ接続されるとともに前記セラミックパッケージよ
り外にそれぞれ引出された二つのゲート端子とをさらに
備えることを特徴とする請求項２記載の電界効果トラン
ジスタ。 - 【請求項６】 前記ゲートボンディングパッドが前記ゲ
ート電極の両端にそれぞれ接続されており、前記二つの
ゲート端子が前記セラミックパッケージの互いに対向す
る面から引出されていることを特徴とする請求項５記載
の電界効果トランジスタ。 - 【請求項７】 ソース電極と前記ソース電極に接続され
たソースボンディングパッドとドレイン電極と前記ドレ
イン電極に接続されたドレインボンディングパッドとゲ
ート電極と前記ゲート電極の両端にそれぞれ接続された
２つのゲートボンディングパッドとを備える電界効果ト
ランジスタと、前記電界効果トランジスタの各各の電極
に電源からバイアス電圧を供給するバイアス手段と、前
記ゲートボンディングパッドの一つに結合線路を介して
接続された誘電体共振器と、前記ゲートボンディングパ
ッドの他の一つに接続された高周波信号の出力端子と、
前記ソースボンディングパッドに接続された容量性リア
クタンスと、前記高周波信号では前記ドレインボンディ
ングパッドの電位を接地電位にする接地手段とを備える
ことを特徴とする高周波信号発振器。 - 【請求項８】 前記高周波信号発振器が、ハイブリッド
集積回路化されていることを特徴とする請求項７記載の
高周波信号発振器。 - 【請求項９】 前記高周波信号発振器が、前記誘電体共
振器を除いてガリウム砒素基板上に構成されていること
を特徴とする請求項７記載の高周波信号発振器。 - 【請求項１０】 ソース電極と前記ソース電極に接続さ
れたソースボンディングパッドとドレイン電極と前記ド
レイン電極に接続されたドレインボンディングパッドと
ゲート電極と前記ゲート電極の一端に接続された二つの
ゲートボンディングパッドと前記二つのゲートボンディ
ングパッドの間に接続された抵抗器とを備える電界効果
トランジスタと、前記電界効果トランジスタの各各の電
極に電源からバイアス電圧を供給するバイアス手段と、
前記ゲートボンディングパッドの一つに結合線路を介し
て接続された誘電体共振器と、前記ゲートボンディング
パッドの他の一つに接続された高周波信号の出力端子
と、前記ソースボンディングパッドに接続された容量性
リアクタンスと、前記高周波信号では前記ドレインボン
ディングパッドの電位を接地電位にする接地手段とを備
えることを特徴とする高周波信号発振器。 - 【請求項１１】 前記高周波信号発振器が、ハイブリッ
ド集積回路化されていることを特徴とする請求項１０記
載の高周波信号発振器。 - 【請求項１２】 前記高周波信号発振器が、前記誘電体
共振器を除いてガリウム砒素基板上に構成されているこ
とを特徴とする請求項１０記載の高周波信号発振器。 - 【請求項１３】 請求項１０記載の高周波信号発振器
と、入力端子からの高周波信号と前記高周波信号発振器
の出力端子からの局部発振信号とに応答して中間周波数
信号を生じるミクサとを含むことを特徴とする周波数変
換回路。 - 【請求項１４】 前記周波数変換回路が、ハイブリッド
集積回路化されていることを特徴とする請求項１３記載
の周波数変換回路。 - 【請求項１５】 前記周波数変換回路が、前記誘電体共
振器を除いてガリウム砒素基板上に構成されていること
を特徴とする請求項１３記載の周波数変換回路。 - 【請求項１６】 ソース電極と前記ソース電極に接続さ
れたソースボンディングパッドとドレイン電極と前記ド
レイン電極に接続されたドレインボンディングパッドと
ゲート電極と前記ゲート電極の両端にそれぞれ接続され
たゲートボンディングパッドとを含む電界効果トランジ
スタチップと、前記電界効果トランジスタチップを封入
するセラミックパッケージと、前記ソースボンディング
パッドに接続されるとともに前記セラミックパッケージ
より外に引出されたソース端子と、前記ドレインボンデ
ィングパッドに接続されるとともに前記セラミックパッ
ケージより外に引出されたドレイン端子と、前記２つの
ゲートボンディングパッドにそれぞれ接続されるととも
に前記セラミックパッケージより外にそれぞれ引出され
た二つのゲート端子と、前記ソース端子，ドレイン端子
およびゲート端子のそれぞれに電源からバイアスを電圧
供給するバイアス手段と、前記ゲート端子の一つに結合
線路を介して接続された誘電体共振器と、前記ゲート端
子の他の一つに接続された高周波信号の出力端子と、前
記ソース端子に接続された容量性リアクタンスと、前記
高周波信号では前記ドレイン端子の電位を接地電位にす
る接地手段とを備えることを特徴とする高周波信号発振
器。 - 【請求項１７】 前記高周波信号発振器が、ハイブリッ
ド集積回路化されていることを特徴とする請求項１６記
載の高周波信号発振器。 - 【請求項１８】 ソース電極と前記ソース電極に接続さ
れたソースボンディングパッドとドレイン電極と前記ド
レイン電極に接続されたドレインボンディングパッドと
ゲート電極と前記ゲート電極の一端に接続された二つの
ゲートボンディングパッドと前記二つのゲートボンディ
ングパッドの間に接続された抵抗器とを備える電界効果
トランジスタチップと、前記ソースボンディングパッド
に接続されるとともに前記セラミックパッケージより外
に引出されたソース端子と、前記ドレインボンディング
パッドに接続されるとともに前記セラミックパッケージ
より外に引出されたドレイン端子と、前記２つのゲート
ボンディングパッドにそれぞれ接続されるとともに前記
セラミックパッケージより外にそれぞれ引出された二つ
のゲート端子と、ソース端子，ドレイン端子およびゲー
ト端子のそれぞれに電源からバイアス電圧を供給するバ
イアス手段と、前記ゲート端子の一つに結合線路を介し
て接続された誘電体共振器と、前記ゲート端子の他の一
つに接続された高周波信号の出力端子と、前記ソース端
子に接続された容量性リアクタンスと、前記高周波信号
では前記ドレイン端子の電位を接地電位にする接地手段
とを備えることを特徴とする高周波信号発振器。 - 【請求項１９】 前記高周波信号発振器が、ハイブリッ
ド集積回路化されている ことを特徴とする請求項１８
記載の高周波信号発振器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-181480 | 1991-07-23 | ||
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|---|---|
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|---|---|---|---|
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| JP (1) | JP2800566B2 (ja) |
| DE (1) | DE69231115T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2015178050A1 (ja) * | 2014-05-21 | 2015-11-26 | シャープ株式会社 | 電界効果トランジスタ |
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| US5978666A (en) * | 1994-09-26 | 1999-11-02 | Endgate Corporation | Slotline-mounted flip chip structures |
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- 1992-07-22 EP EP19920112565 patent/EP0524620B1/en not_active Expired - Lifetime
- 1992-07-22 DE DE1992631115 patent/DE69231115T2/de not_active Expired - Fee Related
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| EP0524620A3 (en) | 1993-05-26 |
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