JPH06163820A - モノリシックｆｅｔ増幅器の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 入力整合回路を有するマイクロ波モノリシッ
クＦＥＴ増幅器の製造方法に関し，製造誤差に基づく特
性変化を小さくすることを目的とする。 【構成】 櫛形電極のコンデンサ５１を含む入力整合回
路を有するモノリシックＦＥＴ増幅器の製造方法におい
て，基板１上に形成された半導体層２上に，コンデンサ
５１の櫛歯状電極間距離を画定する金属マスク４を，ゲ
ート電極５の形成と同時に同一加工工程を用いて形成す
る工程と，半導体層２上に金属マスク４の上面を表出し
埋込むマスク層１０を堆積する工程と，金属マスク４を
エッチングして除去し，底面に半導体層２を表出する開
口１０ａをマスク層１０に開設する工程と，マスク層１
０を用いる選択エッチングにより，半導体層２を貫通す
る溝１２を形成する工程と，半導体層２上に溝１２を埋
め込む絶縁層１３の堆積工程とを有し，溝１２の両側に
対向する該半導体層２を櫛形電極として構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，マイクロ波集積回路の
低雑音増幅器として用いられる入力整合回路を有するモ
ノリシックＦＥＴ（電界効果トランジスタ。以下ＦＥＴ
という。）増幅器の製造方法に関する。

【０００２】近年，急速に普及した衛星放送，衛星通
信，及び移動体通信等のマイクロ波通信システムでは，
アンテナ及び受信器の小型化の要請が強いため低レベル
の信号を小型の装置で受信しなければならない。このた
め，これらのシステムには，入出力整合回路をもつ低雑
音のＦＥＴ増幅器をモノリシックに集積したマイクロ波
モノリシック集積回路（ＭＭＩＣ）が使用されている。

【０００３】しかし，マイクロ波増幅器は微細な素子か
ら形成されており，素子製作上の僅かな誤差による増幅
器特性のばらつきが大きく，所定の特性の増幅器を安定
して製造することは容易ではない。

【０００４】このため，製造誤差による特性変化が少な
いモノリシックＦＥＴ増幅器の製造方法が求められてい
る。

【０００５】

【従来の技術】マイクロ波用低雑音モノリシックＦＥＴ
増幅器は，能動素子たるＦＥＴと，受動素子たるコンデ
ンサ及びインダクタからなる入出力整合回路を有して構
成される。

【０００６】図５はモノリシックＦＥＴ増幅器回路図で
あり，ＦＥＴと入出力整合回路の結線を表している。入
力整合回路は，図５を参照して，直列に接続されたコン
デンサ５１とインダクタ５２とからなり，入力端５８と
ＦＥＴ５４のゲートとの間に挿入される。ここでゲート
と入力整合回路との間に直列に挿入されたゲート抵抗５
３は，ＦＥＴ５４の実効的なゲート抵抗である。

【０００７】モノリシックＦＥＴ増幅器の入力整合回路
に用いられるコンデンサ５１は，絶縁膜を金属膜で挟む
ＭＩＭ（金属／絶縁膜／金属）構造，又は，２つの櫛形
電極を櫛歯が交互に嵌挿するように対向させたインター
デジット構造により構成されている。また，インダクタ
５２は渦巻き状配線により構成される。

【０００８】他方，ＦＥＴ５４のゲートには，高周波特
性を向上するため櫛形電極がもちいられる。しかし，Ｆ
ＥＴの特性はゲート長に強く依存するため，ゲート電極
製作時の僅かな寸法誤差がＦＥＴ増幅器の特性，例えば
特定周波数帯域内の増幅度及び入出力インピーダンスに
大きな影響を与える。

【０００９】かかるマイクロ波増幅用のＦＥＴのゲート
電極は櫛歯状でありかつ電極長は狭いため，例えば０．
５μｍ以下のものも多いから，寸法誤差を減少し増幅器
の特性変動を小さくすることは至難である。このため，
特性の揃ったＭＭＩＣを製造することは難しく，製造歩
留りの低下によるコスト上昇を招いていた。

【００１０】

【発明が解決しようとする課題】上述したように，従来
のモノリシックＦＥＴ増幅器の製造方法では，ＦＥＴの
ゲート電極の僅かな寸法誤差によりＦＥＴ増幅器の特性
が変動するため，安定して特性の揃ったＭＭＩＣを製造
することができないという問題があった。

【００１１】本発明は，入力整合回路を構成するインタ
ーデジット型コンデンサの電極間隔を画定するパターン
を，ＦＥＴのゲート電極と同時に形成することにより，
ゲート電極長の製作誤差に起因するＦＥＴ特性の変動
を，入力整合回路のコンデンサ容量の変化で相殺するこ
とで，製作時の寸法誤差に基づく特性変化が小さいモノ
リシックＦＥＴ増幅器の製造方法を提供することを目的
とする。

【００１２】

【課題を解決するための手段】図１は本発明の実施例断
面工程図であり，モノリシックＦＥＴ増幅器の入力整合
回路のコンデンサ，及びＦＥＴの断面を表している。

【００１３】上記課題を解決するために，図１を参照し
て，本発明の構成は，基板１上に形成され交互に互いの
櫛歯が嵌挿するように対向させた一対の櫛形電極を有す
るコンデンサ５１を含む入力整合回路と，該基板１上に
形成された該入力整合回路に接続するＦＥＴ（電界効果
トランジスタ）５４とを有するモノリシックＦＥＴ増幅
器の製造方法において，該基板１上に形成された半導体
層２上に，該コンデンサ５１の櫛歯状電極間距離を画定
する平行線状の金属マスク４を，該ＦＥＴ５４のゲート
電極５の形成と同時に同一加工工程を用いて形成する工
程と，次いで，該半導体層２上に該金属マスク４の上面
が表出するように耐エッチング性のあるマスク層１０を
堆積する工程と，次いで，表出する該金属マスク４を選
択的にエッチングして除去し，底面に該半導体層２を表
出する開口１０ａを該マスク層１０に開設する工程と，
次いで，該マスク層１０をマスクとする選択的エッチン
グにより，該半導体層２を貫通する平行線状の溝１２を
形成する工程と，次いで，該半導体層２上に該溝１２を
埋め込む絶縁層１３を堆積する工程とを有し，該溝１２
の両側に対向する該半導体層２を櫛形電極とする該コン
デンサ５１を形成することを特徴として構成する。

【００１４】

【作用】インターデジット形のコンデンサは，基板上に
設けられた導体層，本発明では半導体層を平行な複数の
スリット状の溝により平行線状に分離し，その分離され
た線状の半導体層を一つおきに接続して電極とすること
により，平行な電極が溝の両側に交互に簾状に配置され
た櫛状電極を形成することで製作される。

【００１５】本発明の構成では，図１を参照して，入力
整合回路に用いられるコンデンサ５１を製作するにあた
り，電極となるべき半導体層２上にＦＥＴ５４のゲート
電極を形成するのと同一の加工工程により，半導体層２
を分離する溝１２を画定する金属マスク４を形成する。

【００１６】この金属マスク４は，ゲート電極５と同時
に，同一の加工工程により，例えば導電体膜のパターン
を同時にリフトオフする工程により形成されるため，製
作の際に生ずるゲート電極５の寸法誤差と同一傾向の寸
法誤差を生ずる。

【００１７】特に，金属マスク４の材料，又は幅をゲー
ト電極５と同一材料，設計寸法とすることで，金属マス
ク４の幅を実際に製造されるゲート電極５長と実質的に
同一幅となるように製作することができる。さらに，ゲ
ート形成のためのリセスをも含めて加工工程を共用する
ことにより，金属マスク４幅とゲート電極５長とをより
一致させることができる。

【００１８】次いで，本発明の構成では，図１（ｃ）
（ｄ）を参照して，金属マスク４の上部を露出し金属マ
スク４の下部を埋めるマスク層１０を堆積し，金属マス
ク４を選択エッチングにより除去し，金属マスク４が転
写されて形成された貫通する開口１０ａをマスク層１０
に設ける。

【００１９】次いで，図１（ｅ）を参照して，このマス
ク層１０をマスクとして用い半導体層２を選択的にエッ
チングして半導体層２を分離する溝１２を形成する。さ
らに，溝１２により分離された平行線状の半導体層２を
一つ置きに接続することで櫛形電極が形成される。

【００２０】かかる工程で形成されるコンデンサ５１の
容量は溝１２の幅により略決定される。本発明の方法に
よると，溝１２の幅はマスク層１０の開口１０ａと同じ
幅に形成される。即ち溝１２の幅は，ＦＥＴ５４のゲー
ト電極５と同時に形成される金属マスク４の幅と同じに
なる。このため，溝１２の幅はゲート電極５の製作時に
生ずる寸法誤差と同じ大きさの寸法誤差を有するのであ
る。

【００２１】従って，コンデンサ５１は，ＦＥＴ４のゲ
ート電極５長が大きく製作されたときは溝１２幅が広く
なる結果，小さな容量のコンデンサとして製作され，逆
に，ゲート長が狭いときは，大きな容量のコンデンサと
して製作される。

【００２２】本発明はかかる事実を利用するもので，Ｆ
ＥＴのゲート容量と負の相関を有する上記のコンデンサ
を入力整合回路に用いることにより，ＦＥＴの特性変化
を入力整合回路のインピーダンスの変化で相殺して入出
力整合回路を含む増幅器全体の特性を加工精度に依らず
に一定にするのである。

【００２３】この目的を達成する入力整合回路は，例え
ば本発明に係るコンデンサとインダクタの直列回路を入
力端とゲート間に挿入した回路があり，図５に示す増幅
器に適用することができる。

【００２４】この増幅器のＦＥＴのゲート電極長が広い
ときゲート容量は増加する。他方コンデンサ５１の容量
が減少する結果，所要の周波数帯域に於ける増幅器の利
得，及び入力インピーダンスの変化が抑制される。従っ
て，本発明を適用して製造したモノリシックＦＥＴ増幅
器は，加工誤差に基づく特性変化が小さい。

【００２５】さらに，本発明は，コンデンサを用い，そ
の容量がゲート容量と負の相関を有するとき増幅器特性
の変化を抑制する効果を奏する他の入力回路を含むモノ
リシックＦＥＴ増幅器の製造に適用することができる。

【００２６】なお，ＦＥＴにはいわゆるＨＥＭＴが含ま
れていてもよい。

【００２７】

【実施例】本発明を実施例を参照して説明する。本実施
例は，図５に示す回路のモノリシックＦＥＴ増幅器の製
造である。

【００２８】入力整合回路は，図５を参照して，直列接
続されたコンデンサ５１とインダクタ５２からなり，Ｆ
ＥＴ５４のゲートと入力端間に挿入される。また，出力
整合回路はインダクタ５５，コンデンサ５７から構成さ
れる。

【００２９】ドレイン電圧は，バイパスコンデンサ６２
が設けられた電源６４からインダクタ５５を通してドレ
インに供給され，ゲートバイアス電圧は，バイパスコン
デンサ６３及び抵抗６４と並列接続するバイアス電源６
３からマイクロ波を阻止するチョークコイル６１をとお
してゲートに印加される。

【００３０】図２は本発明の実施例平面図であり，入力
整合回路及びＦＥＴの配線パターンを表している。図２
を参照して，入力整合回路を構成するコンデンサ５１及
びインダクタ５２と，ＦＥＴ５４とは一列に配設され
る。入力端５８は，インターデジット形コンデンサ５１
の一方の電極配線６ａに接続される。他方の電極配線６
ｂは，基板上に形成された渦巻き状配線から構成される
インダクタ５２に接続され，さらにインダクタ５２を通
りＦＥＴ５４のゲート電極５に接続される。

【００３１】このＦＥＴは，櫛形ゲート電極５，櫛形ド
レイン電極７，及び図示されていない上層配線により接
続される櫛形ソース電極７を有し，絶縁性半導体基板１
上に絶縁分離されて設けられた半導体からなる活性層３
に形成される。

【００３２】図３は本発明の実施例一部拡大図であり，
コンデンサ５１の構造を表している。図３（ａ）は平面
図，図３（ｂ）はＡＢ断面図である。なお，図３（ａ）
は絶縁層１３を除去した図を表している。

【００３３】コンデンサ５１は，図３を参照して，絶縁
性基板１上に設けられ，平行な溝１２により分離された
導電性半導体層２上にオーミック接続する櫛形の電極配
線６ａ，６ｂを設けて構成される。この半導体層２の周
囲は絶縁帯により絶縁分離され，電極間は誘電体である
絶縁層１３が埋め込まれた溝１２により絶縁される。な
お，半導体層２はリセスにより溝１２の部分がリセス領
域１２として凹に形成されるが，これは後述するように
ＦＥＴの製造工程に合わせて製作したためであり，コン
デンサ５１の機能自体には影響しない。

【００３４】以下，上記構造を有するコンデンサ５１の
製作工程を説明する。先ず，図１（ａ）を参照して，絶
縁性ＧａＡｓからなる基板１上にエピタキシャル成長し
たｎ型ＧａＡｓ層に酸素イオンを注入して絶縁分離帯９
を形成し，ＦＥＴ５４及びコンデンサ５１が形成される
べき領域にそれぞれ，絶縁分離帯９により絶縁分離され
たエピタキシャルｎ型ＧａＡｓ層からなる活性層３及び
半導体層２を形成する。

【００３５】次いで，活性層３にソース及びドレイン領
域７ａ，８ａを形成し，さらにソース電極７，ドレイン
電極８，及びリソスされた領域にゲート電極５を形成し
てＦＥＴ５４を製作する。かかる，ＦＥＴ５４の製作
は，ＭＭＩＣの製造に通常使用されている方法によりす
ることができる。

【００３６】例えば，オーミック電極であるソース電極
７及びドレイン電極はＡｕＧｅ／Ａｕ薄膜をパターニン
グして形成することができ，ゲート電極５はＷＳｉ又は
Ａｌ薄膜のパターニングにより形成することができる。

【００３７】本実施例では，コンデンサ５１の電極間距
離を定める溝１２幅を画定する金属マスク４を，上記Ｆ
ＥＴ５４の電極５，７，８形成の際に，同一の工程によ
り同時に形成する。

【００３８】即ち，ゲート電極５形成に先立ちリセスを
形成する際に，半導体層２上に同様にリセスを形成す
る。次いで，ゲート電極を形成する際に，半導体層２上
にゲート電極材料を同時に蒸着及びリフトオフしてパタ
ーニングし，金属マスク４を形成する。このようにして
形成された金属マスク４は，ゲート電極５形状と実質的
に同じ断面形状に形成される。

【００３９】なお，コンデンサ５１の電極となるべき半
導体層２領域上には，ソース電極７及びドレイン電極８
の形成の際に，半導体層２とオーミック接合する電極配
線６ａ，６ｂを櫛型に形成することができる。尤も，格
別に設けても差支えない。

【００４０】次いで，図１（ｂ）を参照して，基板１上
全面にマスク層１０を堆積した後，エッチバックして金
属マスクの上面を表出する。なお，オーミック接合する
電極はゲート電極よりも十分薄く形成されており，通常
このエッチバックにより表出することはない。このマス
ク層１０は，レジスト又はＳｉＯ₂ の如く，金属マスク
のエッチングに対して耐性を有し，かつ容易にエッチバ
ックされる材料が好ましい。

【００４１】次いで，図１（ｃ）を参照して，ＦＥＴ５
４が形成されるべき領域を覆うレジストを設け，ゲート
電極５を被覆する。次いで，図１（ｄ）を参照して，金
属マスク４をエッチングして除去し，マスク層１０に金
属マスク４のパターンが転写された開口１０ａを開設す
る。かかるエッチングは，例えば等方性エッチング又は
反応性イオンエッチングによりすることができる。

【００４２】次いで，図１（ｅ）を参照して，マスク層
１０をエッチング用マスクとして開口１０ａ底面に表出
する半導体層２をエッチングして除去し，半導体層２を
分離する溝１２を形成する。かかるエッチングは，寸法
精度の高いエッチング，例えば異方性イオンエッチング
によりなされることが好ましい。なお，溝１２は基板１
中に達するものでも差支えなく，深さが精密に制御され
る必要はない。

【００４３】次いで，レジスト１１及びマスク層１０を
除去し，基板１上に溝１２を埋め込む絶縁層１３を堆積
する。かかる絶縁膜１３は，熱膨張率が基板１と略等し
く，かつ誘電率の高い材料が好ましく，例えばシリコ
ン，酸素，及び窒素の化合物（ＳｉＯＮ）を減圧ＣＶＤ
法で堆積して用いることができる。

【００４４】上記工程を経て製造された櫛型コンデンサ
５１の実質的な電極間距離に相当する半導体層２間のギ
ャップは，溝１２によってゲート電極５と同じ幅に形成
される。従って，コンデンサ５１容量は略ゲート電極５
幅に反比例する。

【００４５】図４は，本発明の実施例効果説明図であ
り，モノリシックＦＥＴ増幅器の特性を表している。図
４中，イはゲート電極長が０．１５μｍのＦＥＴが形成
された場合の特性をを表している。また，図中，ロはゲ
ート電極長が０．３μｍのＦＥＴが形成された場合の本
発明に係る増幅器の特性を，ハはゲート電極長が０．３
μｍのＦＥＴが形成された場合の従来の方法で製造され
た増幅器の特性を表している。

【００４６】かかる増幅器は，図４（ａ）及び（ｂ）の
イの特性を参照して，例えば周波数帯域が１１〜１３GH
z において１０dbの利得を有し, かつ１１．５〜１２．
５GHz において−１０db以下の入力反射損失を有するよ
うに設計される。その回路定数はゲート幅０．１５μｍ
のＦＥＴを使用する場合，図５を参照して，例えば，コ
ンデンサ５１容量は０．０４pF，インダクタ５２は２．
５nH，等価ゲート抵抗５３は３Ω，実効ゲート容量は
０．０６pF，インダクタ５５，５６はそれぞれ０．９５
nH及び０．３nH，コンデンサ５７容量は０．１４pFであ
る。なお，ＦＥＴ５４の他の特性は，相互コンダクタン
スは０．０３Ｓ，ゲート・ソース間の内部抵抗は１２
Ω，ドレイン・ソース間抵抗は２３６Ω，ドレイン・ソ
ース間容量は０．０３７pF，ソース抵抗は４．４Ω，位
相遅延は１ｐ秒であり，図４はこれらの定数から計算さ
れた値である。

【００４７】図４（ａ）を参照して，設計値０．１５μ
ｍのゲート幅が０．３μｍ幅に加工された場合，従来の
方法ではハで示す如く高周波帯域の利得が低下する。こ
れに対して本実施例に係る増幅器は設計値と余り変わら
ず, ロで示す如く, １１〜１２GHz の範囲で１０db以上
の利得を有する。

【００４８】また，同じくゲート長が０．３nmに加工さ
れた場合，図４（ｂ）を参照して，従来の方法によると
きは，ハに示す如く高周波側で大きな反射損失を生ずる
ものが，本実施例では１１〜１３GHz の範囲で，設計値
０．１５μｍのゲート幅を形成した場合と殆ど同等の低
い反射損失を得ている。

【００４９】なお，ゲート長が０．１５μｍから０．３
μｍに変化するとき，真性のゲート容量は０．０３pFか
ら０．０６pFに増加し，寄生容量を含めて実効ゲート容
量は０．０６pFから０．０９pFに増加する。一方，コン
デンサ５１容量は設計値の０．０４pFから０．０２pFに
減少する。

【００５０】なお，ＦＥＴ５４の他の特性の変化は，モ
ノリシックＦＥＴ増幅器の特性に大きな変動を生じさせ
ない。図４の結果は，ゲート幅の誤差に伴うＦＥＴ５４
の特性変化が，コンデンサ５１の容量変化で相殺された
事実を明確にしている。

【００５１】なお，本実施例では，コンデンサ５１の金
属マスクの寸法を同じにしたが，ゲート長と異なる幅と
することで寸法誤差に対する容量変化の割合を変えるこ
ともできる。かかる方法では，回路設計上の自由度が増
加するという効果がある。

【００５２】また，金属マスクとゲート材料を異なるも
のとすることもできる。このとき，互いに選択エッチン
グができるものを用いることにより，金属マスクのエッ
チングの際にゲート電極を被覆するレジストの形成工程
を省略することができる。

【００５３】

【発明の効果】上述したように，本発明によれば，ＦＥ
Ｔのゲート電極長の加工誤差に応じて容量が異なるコン
デンサを形成することができるから，ＦＥＴ特性の変動
を入力整合回路の特性変化により相殺することができ，
製作時の寸法誤差に基づく特性変化が小さいモノリシッ
クＦＥＴ増幅器の製造方法を提供することができるの
で，マイクロ波通信装置の性能向上に寄与するところが
大きい。

【図面の簡単な説明】

【図１】 本発明の実施例断面工程図

【図２】 本発明の実施例平面図

【図３】 本発明の実施例一部拡大図

【図４】 本発明の実施例効果説明図

【図５】 モノリシックＦＥＴ増幅器回路図

【符号の説明】

１ 基板 ２ 半導体層 ３ 活性層 ４ 金属マスク ５ ゲート電極 ６ａ，６ｂ 電極配線 ７ ソース電極 ７ａ ソース領域 ８ ドレイン電極 ８ａ ドレイン領域 ９ 絶縁分離帯 １０ マスク層 １０ａ 開口 １１ レジスト １２ 溝 １３ 絶縁層 １４ リソス領域 ５１，５７ コンデンサ ５２，５５，５６ インダクタ ５３ ゲート抵抗 ５４ ＦＥＴ ５８ 入力端 ５９ 出力端 ６１ チョークコイル ６２ バイパスコンデンサ ６３ バイアス電源 ６４ 電源 ６５ 抵抗

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基板（１）上に形成され交互に互いの櫛
   歯が嵌挿するように対向させた一対の櫛形電極を有する
   コンデンサ（５１）を含む入力整合回路と，該基板
   （１）上に形成された該入力整合回路に接続するＦＥＴ
   （電界効果トランジスタ）（５４）とを有するモノリシ
   ックＦＥＴ増幅器の製造方法において，該基板（１）上
   に形成された半導体層（２）上に，該コンデンサ（５
   １）の櫛歯状電極間距離を画定する平行線状の金属マス
   ク（４）を，該ＦＥＴ（５４）のゲート電極（５）の形
   成と同時に同一加工工程を用いて形成する工程と，次い
   で，該半導体層（２）上に該金属マスク（４）の上面が
   表出するように耐エッチング性のあるマスク層（１０）
   を堆積する工程と，次いで，表出する該金属マスク
   （４）を選択的にエッチングして除去し，底面に該半導
   体層（２）を表出する開口（１０ａ）を該マスク層（１
   ０）に開設する工程と，次いで，該マスク層（１０）を
   マスクとする選択的エッチングにより，該半導体層
   （２）を貫通する平行線状の溝（１２）を形成する工程
   と，次いで，該半導体層（２）上に該溝（１２）を埋め
   込む絶縁層（１３）を堆積する工程とを有し，該溝（１
   ２）の両側に対向する該半導体層（２）を櫛形電極とす
   る該コンデンサ（５１）を形成することを特徴とするモ
   ノリシックＦＥＴ増幅器の製造方法。