JP2795220B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2795220B2 JP2795220B2 JP7168336A JP16833695A JP2795220B2 JP 2795220 B2 JP2795220 B2 JP 2795220B2 JP 7168336 A JP7168336 A JP 7168336A JP 16833695 A JP16833695 A JP 16833695A JP 2795220 B2 JP2795220 B2 JP 2795220B2
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- Japan
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- electrode pad
- gate
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
関し、特に高周波用の電界効果トランジスタに関する。
関し、特に高周波用の電界効果トランジスタに関する。
【０００２】
【従来の技術】従来、電界効果トランジスタの高周波お
よび雑音特性を改善するために寄生（浮遊）容量の低減
が図られてきた。特に、負帰還素子として作用し、利得
性能を阻害するゲート電極パッド−ドレイン電極パッド
間の寄生容量の低減は重要な課題となっている。
よび雑音特性を改善するために寄生（浮遊）容量の低減
が図られてきた。特に、負帰還素子として作用し、利得
性能を阻害するゲート電極パッド−ドレイン電極パッド
間の寄生容量の低減は重要な課題となっている。
【０００３】寄生容量の低減のための従来技術（「第１
の従来例」という）として、例えば特開昭６３−１８５
０５５号公報には、半導体基板上に金属導体を形成する
電気回路素子において金属導体の形態により金属導体間
に間隙が形成される部分の少なくとも１部に容量抑圧の
ため基板の上記間隙部に溝を設けるようにした構成が提
案されている。
の従来例」という）として、例えば特開昭６３−１８５
０５５号公報には、半導体基板上に金属導体を形成する
電気回路素子において金属導体の形態により金属導体間
に間隙が形成される部分の少なくとも１部に容量抑圧の
ため基板の上記間隙部に溝を設けるようにした構成が提
案されている。
【０００４】また、ゲート電極パッド−ドレイン電極パ
ッド間に生じる寄生容量を低減するための従来技術とし
て、例えば特開昭６２−２７３７５５号公報（「第２の
従来例」という）には、図６に示すように、ゲート電極
604とゲート電極パッド607間とをゲート電極上面から空
間的に浮かされた配線（エアブリッジ配線）608にて結
合することにより、ゲート電極パッドと他電極パッドと
の間の寄生容量を低減する構成が提案されている。
ッド間に生じる寄生容量を低減するための従来技術とし
て、例えば特開昭６２−２７３７５５号公報（「第２の
従来例」という）には、図６に示すように、ゲート電極
604とゲート電極パッド607間とをゲート電極上面から空
間的に浮かされた配線（エアブリッジ配線）608にて結
合することにより、ゲート電極パッドと他電極パッドと
の間の寄生容量を低減する構成が提案されている。
【０００５】さらに、別の従来技術（「第３の従来例」
という）として、文献「アイ・イー・イー・イー・ガリ
ウムアルセナイド・アイシー・シンポジウム・テクニカ
ル・ダイジェスト」の１９９０年、第１６１〜１６４頁
（H.B.Sequiera等、“MONOLITHIC GaAs W-BAND PSEUDOM
PRPHIC MODFET AMPLIFIERS”、IEEE GaAs IC Symposiu
m, Technical Digest 1990, pp161〜164, 1990年）に
は、図７に示すような構成が記載されている。これは、
ゲート電極パッド701とドレイン電極パッド702の対向し
ている部分において、それぞれの電極パターンが凹状に
後退している（切欠きを有する）ことを特徴としてい
る。
という）として、文献「アイ・イー・イー・イー・ガリ
ウムアルセナイド・アイシー・シンポジウム・テクニカ
ル・ダイジェスト」の１９９０年、第１６１〜１６４頁
（H.B.Sequiera等、“MONOLITHIC GaAs W-BAND PSEUDOM
PRPHIC MODFET AMPLIFIERS”、IEEE GaAs IC Symposiu
m, Technical Digest 1990, pp161〜164, 1990年）に
は、図７に示すような構成が記載されている。これは、
ゲート電極パッド701とドレイン電極パッド702の対向し
ている部分において、それぞれの電極パターンが凹状に
後退している（切欠きを有する）ことを特徴としてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、ゲート
電極パッド−ドレイン電極パッド間の基板上に溝を設け
るという前記第１の従来例は、通常ゲート抵抗を低減す
るためゲート電極パッドとゲート電極およびドレイン電
極パッドとはできるだけ近接されるように配置されてい
ることから実際上適用が困難であった。
電極パッド−ドレイン電極パッド間の基板上に溝を設け
るという前記第１の従来例は、通常ゲート抵抗を低減す
るためゲート電極パッドとゲート電極およびドレイン電
極パッドとはできるだけ近接されるように配置されてい
ることから実際上適用が困難であった。
【０００７】また、図６に示すように、エアブリッジ配
線を用いる前記第２の従来例では、ゲート電極とゲート
電極パッドと結合するエアブリッジ配線幅が細く、ゲー
ト抵抗が増大することが懸念される。そして、ゲート抵
抗の増大が電界効果トランジスタの雑音特性や高周波で
の利得特性を劣化させる要因であることは広く知られて
いる。また、ゲート電極自体も微細なため、エアブリッ
ジ配線との結合部分を歩留り良く形成することも困難で
あった。
線を用いる前記第２の従来例では、ゲート電極とゲート
電極パッドと結合するエアブリッジ配線幅が細く、ゲー
ト抵抗が増大することが懸念される。そして、ゲート抵
抗の増大が電界効果トランジスタの雑音特性や高周波で
の利得特性を劣化させる要因であることは広く知られて
いる。また、ゲート電極自体も微細なため、エアブリッ
ジ配線との結合部分を歩留り良く形成することも困難で
あった。
【０００８】さらに、図７に示すように、ゲート電極パ
ッドとドレイン電極パッドの対向している部分におい
て、それぞれの電極パターンが凹状に後退させた前記第
３の従来例では、ゲート電極とゲート電極パッド間結合
配線が細く、ゲート抵抗が増大する懸念があった。
ッドとドレイン電極パッドの対向している部分におい
て、それぞれの電極パターンが凹状に後退させた前記第
３の従来例では、ゲート電極とゲート電極パッド間結合
配線が細く、ゲート抵抗が増大する懸念があった。
【０００９】従って、本発明は上記問題点を解消し、複
数の単位電界効果トランジスタに分割した櫛形構造を有
する電界効果トランジスタにおいて寄生容量を低減する
構成を提供することを目的とする。
数の単位電界効果トランジスタに分割した櫛形構造を有
する電界効果トランジスタにおいて寄生容量を低減する
構成を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ドレイン電極と、ソース電極と、ゲート
電極とを有する複数の単位電界効果トランジスタが該ゲ
ート電極に対して並設され、ゲート電極パッドとドレイ
ン電極パッドとが互いに対向する端部においてノッチ部
をそれぞれ有することを特徴とする電界効果トランジス
タを提供する。
め、本発明は、ドレイン電極と、ソース電極と、ゲート
電極とを有する複数の単位電界効果トランジスタが該ゲ
ート電極に対して並設され、ゲート電極パッドとドレイ
ン電極パッドとが互いに対向する端部においてノッチ部
をそれぞれ有することを特徴とする電界効果トランジス
タを提供する。
【００１１】また、本発明は、ドレイン電極と、ソース
電極と、ゲート電極とを有する複数の単位電界効果トラ
ンジスタが該ゲート電極に対して並設され、ゲート電極
パッドとドレイン電極パッドとが互いに対向する端部に
おいてノッチ部をそれぞれ有し、該ノッチ部により露出
する基板表面に所定深さの凹部を設けたことを特徴とす
る電界効果トランジスタを提供する。
電極と、ゲート電極とを有する複数の単位電界効果トラ
ンジスタが該ゲート電極に対して並設され、ゲート電極
パッドとドレイン電極パッドとが互いに対向する端部に
おいてノッチ部をそれぞれ有し、該ノッチ部により露出
する基板表面に所定深さの凹部を設けたことを特徴とす
る電界効果トランジスタを提供する。
【００１２】本発明は、好ましくは、複数並設されたゲ
ート電極が端部において前記ゲート電極パッドに共通に
接続され、前記ゲート電極の長手方向両側には前記ゲー
ト電極に並行して前記ソース電極と前記ドレイン電極と
がそれぞれ配設され、前記ドレイン電極が前記ゲート電
極パッドと対向する端部においてノッチ部を有するとと
もに前記ゲート電極パッドが前記ドレイン電極のノッチ
部に対向する位置に所定のノッチ部を有することを特徴
とする。また、本発明は、好ましくは、前記ゲート電極
パッドと前記ソース電極が互いに対向する端部にはノッ
チ部を設けないことを特徴とする。
ート電極が端部において前記ゲート電極パッドに共通に
接続され、前記ゲート電極の長手方向両側には前記ゲー
ト電極に並行して前記ソース電極と前記ドレイン電極と
がそれぞれ配設され、前記ドレイン電極が前記ゲート電
極パッドと対向する端部においてノッチ部を有するとと
もに前記ゲート電極パッドが前記ドレイン電極のノッチ
部に対向する位置に所定のノッチ部を有することを特徴
とする。また、本発明は、好ましくは、前記ゲート電極
パッドと前記ソース電極が互いに対向する端部にはノッ
チ部を設けないことを特徴とする。
【００１３】
【作用】本発明では、多フィンガー電界効果トランジス
タ構造を用いることにより、ゲート抵抗を増大させるこ
となく、ゲート−ドレイン間寄生容量を低減した電界効
果トランジスタを提供するものである。
タ構造を用いることにより、ゲート抵抗を増大させるこ
となく、ゲート−ドレイン間寄生容量を低減した電界効
果トランジスタを提供するものである。
【００１４】本発明によれば、例えば図１に示すように
ゲート電極パッドおよびドレイン電極パッドに凹状の電
極形状（すなわちノッチ部）を設けた単位電界効果トラ
ンジスタをゲート電極に対して複数並設し、かつゲート
電極パッドおよびソース電極パッドの対向部分にはノッ
チ部を設けないことにより、ゲート抵抗をほとんど増大
させることなく寄生容量が低減される。
ゲート電極パッドおよびドレイン電極パッドに凹状の電
極形状（すなわちノッチ部）を設けた単位電界効果トラ
ンジスタをゲート電極に対して複数並設し、かつゲート
電極パッドおよびソース電極パッドの対向部分にはノッ
チ部を設けないことにより、ゲート抵抗をほとんど増大
させることなく寄生容量が低減される。
【００１５】また、本発明による構造には、ゲート電極
パッド−ドレイン電極パッド間に溝（くぼみ）を設け易
くなるという利点を有する。すなわち、電極パッドにノ
ッチ部を形成した結果露出した基板表面に、エッチング
法等を用いて溝（くぼみ）を形成することにより、さら
なる寄生容量低減が達成される。
パッド−ドレイン電極パッド間に溝（くぼみ）を設け易
くなるという利点を有する。すなわち、電極パッドにノ
ッチ部を形成した結果露出した基板表面に、エッチング
法等を用いて溝（くぼみ）を形成することにより、さら
なる寄生容量低減が達成される。
【００１６】
【実施例】以下に本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１７】
【実施例１】図１に、本発明の一実施例に係る電界効果
トランジスタの構成を示す。
トランジスタの構成を示す。
【００１８】図１を参照して、複数並設されたゲート電
極１の両側にはドレイン電極２、ソース電極３が配置さ
れている。そして、各電極には、ゲート電極パッド４、
ドレイン電極パッド５、ソース電極パッド６が接続され
ている。
極１の両側にはドレイン電極２、ソース電極３が配置さ
れている。そして、各電極には、ゲート電極パッド４、
ドレイン電極パッド５、ソース電極パッド６が接続され
ている。
【００１９】ゲート電極パッド４とドレイン電極パッド
５の対向部分の電極には、それぞれゲート電極パッド・
ノッチ（切欠き）部７とドレイン電極パッド・ノッチ部
８が形成されている。
５の対向部分の電極には、それぞれゲート電極パッド・
ノッチ（切欠き）部７とドレイン電極パッド・ノッチ部
８が形成されている。
【００２０】一方、ゲート電極パッド４とソース電極パ
ッド６の対向部分には、ノッチ（切欠き）は形成しな
い。
ッド６の対向部分には、ノッチ（切欠き）は形成しな
い。
【００２１】総ゲート幅が２００μｍ、ゲート本数８、
隣り合うゲート電極間距離を２０μｍ、ゲート電極パッ
ド・ノッチ部７とドレイン電極パッド・ノッチ部８との
距離Ｄを２０μｍの電界効果トランジスタにおいて、図
５の等価回路で示されるゲート−ドレイン間寄生容量Ｃ
pfは１４ｆＦであった。
隣り合うゲート電極間距離を２０μｍ、ゲート電極パッ
ド・ノッチ部７とドレイン電極パッド・ノッチ部８との
距離Ｄを２０μｍの電界効果トランジスタにおいて、図
５の等価回路で示されるゲート−ドレイン間寄生容量Ｃ
pfは１４ｆＦであった。
【００２２】一方、このノッチ部を設けない従来構造の
電界効果トランジスタにおいてはゲート−ドレイン間寄
生容量Ｃpfは１８ｆＦであり、本実施例によるゲート−
ドレイン間寄生容量の低減率はおよそ２０％であった。
電界効果トランジスタにおいてはゲート−ドレイン間寄
生容量Ｃpfは１８ｆＦであり、本実施例によるゲート−
ドレイン間寄生容量の低減率はおよそ２０％であった。
【００２３】また、本実施例におけるゲート抵抗は、従
来構造の場合とほぼ同じ値であった。
来構造の場合とほぼ同じ値であった。
【００２４】
【実施例２】図２に、本発明の第２の実施例に係る電界
効果トランジスタの構成を示す。
効果トランジスタの構成を示す。
【００２５】図２を参照して、複数並設されたゲート電
極１の両側にはドレイン電極２、ソース電極３が配置さ
れている。各電極には、ゲート電極パッド４、ドレイン
電極パッド５、ソース電極パッド６がそれぞれ接続され
ている。
極１の両側にはドレイン電極２、ソース電極３が配置さ
れている。各電極には、ゲート電極パッド４、ドレイン
電極パッド５、ソース電極パッド６がそれぞれ接続され
ている。
【００２６】ゲート電極パッド４とドレイン電極パッド
５の対向部分の電極には、それぞれゲート電極パッド・
ノッチ部７とドレイン電極パッド・ノッチ部８が形成さ
れている。
５の対向部分の電極には、それぞれゲート電極パッド・
ノッチ部７とドレイン電極パッド・ノッチ部８が形成さ
れている。
【００２７】ゲート電極パッド・ノッチ部７とドレイン
電極パッド・ノッチ部８とが対向する基板上の間隙（ノ
ッチ部により間隙が広げられた領域）には、エッチング
法によりくぼみ（凹部）９が形成されている（図２、図
３参照）。
電極パッド・ノッチ部８とが対向する基板上の間隙（ノ
ッチ部により間隙が広げられた領域）には、エッチング
法によりくぼみ（凹部）９が形成されている（図２、図
３参照）。
【００２８】一方、ゲート電極パッド４とソース電極パ
ッド６の対向部分には、ノッチ部およびくぼみは形成し
ない。
ッド６の対向部分には、ノッチ部およびくぼみは形成し
ない。
【００２９】総ゲート幅は２００μｍ、ゲート本数８、
隣り合うゲート電極間距離を２０μｍ、ゲート電極パッ
ド・ノッチ部７とドレイン電極パッド・ノッチ部８との
距離Ｄを２０μｍ、くぼみの間隔Ｗを１４μｍとした電
界効果トランジスタにおいて、ゲート−ドレイン間寄生
容量Ｃpfのくぼみ深さｔの依存性を図４に示す。
隣り合うゲート電極間距離を２０μｍ、ゲート電極パッ
ド・ノッチ部７とドレイン電極パッド・ノッチ部８との
距離Ｄを２０μｍ、くぼみの間隔Ｗを１４μｍとした電
界効果トランジスタにおいて、ゲート−ドレイン間寄生
容量Ｃpfのくぼみ深さｔの依存性を図４に示す。
【００３０】図４を参照して、くぼみ（凹部）の深さｔ
を２０μｍとしたときには、くぼみを設けない場合に比
べ、ゲート−ドレイン間寄生容量Ｃpfは約半分に低減さ
れた。このときの１８GHzにおける雑音整合時の利得は
約１ｄＢ改善された。
を２０μｍとしたときには、くぼみを設けない場合に比
べ、ゲート−ドレイン間寄生容量Ｃpfは約半分に低減さ
れた。このときの１８GHzにおける雑音整合時の利得は
約１ｄＢ改善された。
【００３１】上記実施例において例示した電界効果トラ
ンジスタに関する寸法、電極パッドノッチ部およびくぼ
みの寸法形状は本発明の実施例を説明するためのもので
あり、本発明は上記実施例に記載した態様に限定され
ず、本発明の原理に準ずる各種態様を含みことは勿論で
ある。
ンジスタに関する寸法、電極パッドノッチ部およびくぼ
みの寸法形状は本発明の実施例を説明するためのもので
あり、本発明は上記実施例に記載した態様に限定され
ず、本発明の原理に準ずる各種態様を含みことは勿論で
ある。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極−ゲート電極パッド間の結合配線によるゲー
ト抵抗の増大を招くことなく、ゲート−ドレイン間寄生
容量を低減することが可能となる。
ゲート電極−ゲート電極パッド間の結合配線によるゲー
ト抵抗の増大を招くことなく、ゲート−ドレイン間寄生
容量を低減することが可能となる。
【００３３】さらに、本発明によれば、ゲート電極パッ
ドとドレイン電極パッドの対向部分の間隙が広げられた
ことにより、基板上にくぼみ（凹部）を形成することが
容易となり、寄生容量の大幅な低減が実現される。
ドとドレイン電極パッドの対向部分の間隙が広げられた
ことにより、基板上にくぼみ（凹部）を形成することが
容易となり、寄生容量の大幅な低減が実現される。
【図１】本発明の第１の実施例の構成を説明するための
平面図である。
平面図である。
【図２】本発明の第１の実施例の構成を説明するための
平面図である。
平面図である。
【図３】本発明の第２の実施例２において、くぼみ近傍
の構造を説明するための断面図である。
の構造を説明するための断面図である。
【図４】くぼみ深さとゲート−ドレイン間寄生容量の関
係を示した図である。
係を示した図である。
【図５】電界効果トランジスタの等価回路の一例を示し
た図である。
た図である。
【図６】従来例における電界効果トランジスタの斜視図
である。
である。
【図７】別の従来例における電界効果トランジスタの斜
視図である。
視図である。
１ ゲート電極 ２ ドレイン電極 ３ ソース電極 ４ ゲート電極パッド ５ ドレイン電極パッド ６ ソース電極パッド ７ ゲート電極パッド・ノッチ部 ８ ドレイン電極パッド・ノッチ部 ９ くぼみ １０ 基板
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−125941（ＪＰ，Ａ) 特開 平２−54540（ＪＰ，Ａ) 特開 平４−343440（ＪＰ，Ａ) ＩＥＥＥ ＧＡＡＳ ＩＣ ＳＹＭＰ ＯＳＩＵＭ，ＴＥＣＨＮＩＣＡＬ ＤＩ ＧＥＳＴ 1990，ＰＰ．161−164，1990 ”ＭＯＮＯＬＩＴＨＩＣ ＧＡＡＳ Ｗ−ＢＡＮＤ ＰＳＥＵＤＯＭＯＲＰＨ ＩＣ ＭＯＤＦＥＴ ＡＭＰＬＩＦＩＥ ＲＳ" (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/338 H01L 29/812
Claims (3)
- 【請求項１】ドレイン電極と、ソース電極と、ゲート電
極とを有する複数の単位電界効果トランジスタが該ゲー
ト電極に対して並設され、 ゲート電極パッドとドレイン電極パッドとが互いに対向
する端部においてノッチ部をそれぞれ有し、 該ノッチ部により露出する基板表面に所定深さの凹部を
設けた ことを特徴とする電界効果トランジスタ。 - 【請求項２】ドレイン電極と、ソース電極と、ゲート電
極とを有する複数の単位電界効果トランジスタが前記ゲ
ート電極に対して並設され、複数並設された前記ゲート電極が端部においてゲート電
極パッドが共通に接続され、 前記ゲート電極の長手方向両側には前記ゲート電極に並
行して前記ソース電極と前記ドレイン電極とがそれぞれ
配設され、 ドレイン電極パッドが前記ゲート電極パッドと対向する
端部においてノッチ部を有するとともに、前記ゲート電
極パッドが前記ドレイン電極パッドのノッチ部に対向す
る位置に所定のノッチ部を有し、 前記ゲート電極パッドとソース電極パッドが互いに対向
する端部にはノッチ部を設けない、 ことを特徴とする電
界効果トランジスタ。 - 【請求項３】前記ノッチ部により露出する基板表面に所
定深さの凹部を設けたことを特徴とする請求項２に記載
の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7168336A JP2795220B2 (ja) | 1995-06-09 | 1995-06-09 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7168336A JP2795220B2 (ja) | 1995-06-09 | 1995-06-09 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08340011A JPH08340011A (ja) | 1996-12-24 |
| JP2795220B2 true JP2795220B2 (ja) | 1998-09-10 |
Family
ID=15866171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7168336A Expired - Lifetime JP2795220B2 (ja) | 1995-06-09 | 1995-06-09 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2795220B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696265B1 (ko) * | 2000-07-07 | 2007-03-19 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법과 이를 이용한액정표시장치의 리페어방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254540A (ja) * | 1988-08-18 | 1990-02-23 | Nec Corp | 電界効果トランジスタの電極構造 |
| JPH0296965A (ja) * | 1988-09-30 | 1990-04-09 | Sankyo Seiki Mfg Co Ltd | テープカートリッジの自動交換装置 |
| JPH04125941A (ja) * | 1990-09-17 | 1992-04-27 | Oki Electric Ind Co Ltd | 電界効果トランジスタ |
| JPH04343440A (ja) * | 1991-05-21 | 1992-11-30 | Nec Corp | 半導体装置 |
-
1995
- 1995-06-09 JP JP7168336A patent/JP2795220B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ ＧＡＡＳ ＩＣ ＳＹＭＰＯＳＩＵＭ，ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ １９９０，ＰＰ．１６１−１６４，１９９０ "ＭＯＮＯＬＩＴＨＩＣ ＧＡＡＳ Ｗ−ＢＡＮＤ ＰＳＥＵＤＯＭＯＲＰＨＩＣ ＭＯＤＦＥＴ ＡＭＰＬＩＦＩＥＲＳ" |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08340011A (ja) | 1996-12-24 |
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