JP2543849B2 - 金属半導体電界効果トランジスタ及びその製造方法 - Google Patents
金属半導体電界効果トランジスタ及びその製造方法Info
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Description
【発明の詳細な説明】 本発明は、マイクロ波分野に応用するためのショット
キーバリヤ電界効果トランジスタ（MESFET−金属半導体
電界効果トランジスタ）の新らしい型の構造、及び技術
的な製造方法に係るものである。
キーバリヤ電界効果トランジスタ（MESFET−金属半導体
電界効果トランジスタ）の新らしい型の構造、及び技術
的な製造方法に係るものである。
公知のように、MESFETはサブストレート、「ソース」
電極Ｓ（一般に接地される）、無線周波数信号RFを印加
する「ゲート」電極Ｇ、及び増巾された出力信号を取出
す「ドレイン」電極Ｄを含んでいる。マイクロ波分野に
おいて用いられるMESFET構造では、ゲート電極金属化物
の抵抗が特別な役割を演ずる。ゲート電極Ｇの寸法が１
ミクロン以下であるような極めて高い周波数（マイクロ
波）における応用に対して、このパラメータを最小なら
しめることは低雑音指数構造及び電力構造の両者にとっ
て特に重要である。一方、上記寸法のために、ゲート金
属化物の抵抗を減少させるにも限度がある。
電極Ｓ（一般に接地される）、無線周波数信号RFを印加
する「ゲート」電極Ｇ、及び増巾された出力信号を取出
す「ドレイン」電極Ｄを含んでいる。マイクロ波分野に
おいて用いられるMESFET構造では、ゲート電極金属化物
の抵抗が特別な役割を演ずる。ゲート電極Ｇの寸法が１
ミクロン以下であるような極めて高い周波数（マイクロ
波）における応用に対して、このパラメータを最小なら
しめることは低雑音指数構造及び電力構造の両者にとっ
て特に重要である。一方、上記寸法のために、ゲート金
属化物の抵抗を減少させるにも限度がある。
従来から知られていて、採用されて来た対策は、基本
的に次のように分類することができる。即ち ａ） 電極の金属化物の厚みを増すか、或は ｂ） ゲートの個々のアーム（後述するように、因襲的
に大よそ音叉のように２つのアームで作られている）の
長さを減少させることであった。
的に次のように分類することができる。即ち ａ） 電極の金属化物の厚みを増すか、或は ｂ） ゲートの個々のアーム（後述するように、因襲的
に大よそ音叉のように２つのアームで作られている）の
長さを減少させることであった。
ａ）については、１或は２ミクロン以上に厚みを増す
ことができない技術的限界がある（従ってトレードオフ
を考えなければならない）。
ことができない技術的限界がある（従ってトレードオフ
を考えなければならない）。
ｂ）については、個々のゲートアームの長さを思い切
り短縮すると個々のチップ内の相互接続の数が増加し
（従って製造の歩どまりが低下し）、またチップの寸法
が増大する（特に大出力FETにおいて）ことになり、こ
のため特に高周波数における性能が顕著に劣化するとい
うことから、限界がある。
り短縮すると個々のチップ内の相互接続の数が増加し
（従って製造の歩どまりが低下し）、またチップの寸法
が増大する（特に大出力FETにおいて）ことになり、こ
のため特に高周波数における性能が顕著に劣化するとい
うことから、限界がある。
以上に説明したことをより一層明白ならしめるため
に、第１図に従来のモジュラー型MOSFETの構造を示す。
この構造は元来、３つの伸張部S1,S2,S3を有するソース
電極Ｓ、それぞれが２つのアームG1,G′１（及びG2,G′
２）からなる少なくとも１対のゲートG,G′、及び逆Ｕ
字形の、即ちベースＱと２つの伸張部U1及びU2を有する
１つのドレイン電極Ｄからなっている。
に、第１図に従来のモジュラー型MOSFETの構造を示す。
この構造は元来、３つの伸張部S1,S2,S3を有するソース
電極Ｓ、それぞれが２つのアームG1,G′１（及びG2,G′
２）からなる少なくとも１対のゲートG,G′、及び逆Ｕ
字形の、即ちベースＱと２つの伸張部U1及びU2を有する
１つのドレイン電極Ｄからなっている。
従来の単一MESFETは、第１図の構造を線Ｘ−Ｘに沿っ
て２つの区分に切断することによって得られる。第１図
（ａ）、第１図（ｂ）及び第１図（ｃ）はそれぞれ、２
つのセルのための１つのソース、２つのセルのための１
つのゲート及び１つのドレインを示す。第１図に示され
ているGaAsはガリウム砒素のサブストレートを表わす。
て２つの区分に切断することによって得られる。第１図
（ａ）、第１図（ｂ）及び第１図（ｃ）はそれぞれ、２
つのセルのための１つのソース、２つのセルのための１
つのゲート及び１つのドレインを示す。第１図に示され
ているGaAsはガリウム砒素のサブストレートを表わす。
前述のように、各ゲートアーム（例えばG2,G1）の長
さは150乃至200ミクロンであり、Ｘバンドの周波数、即
ち約8GHzから12GHzまでの周波数で作動させるためには
横方向の「長さ」（巾）は１ミクロン以下にすべきであ
る。この構造の主な欠陥は、狭いアームを特色とする
（従って高抵抗の）ゲートのバンプ接点Pgに印加された
無線周波数信号RFが、動作周波数が高くなるに従ってそ
のパラメータ即ち性能が劣化して行くことである。
さは150乃至200ミクロンであり、Ｘバンドの周波数、即
ち約8GHzから12GHzまでの周波数で作動させるためには
横方向の「長さ」（巾）は１ミクロン以下にすべきであ
る。この構造の主な欠陥は、狭いアームを特色とする
（従って高抵抗の）ゲートのバンプ接点Pgに印加された
無線周波数信号RFが、動作周波数が高くなるに従ってそ
のパラメータ即ち性能が劣化して行くことである。
更に、大出力FET（例えば1W出力のFET）を得ようとす
ると、複数のセル（各セルは第１図のＸ−Ｘに沿って切
断して得た型）を互に並列に接続しなければならない
が、これは技術的な複雑さを増し、チップの寸法を増大
させ、そして製造歩どまりを低下させる。また、電力レ
ベルを増加させようとすると、従って使用するセルの数
を増加させると接続の数が増大し、個々のセルに印加さ
れるRFI信号が異なる位相シフトを持つ恐れも増大す
る。
ると、複数のセル（各セルは第１図のＸ−Ｘに沿って切
断して得た型）を互に並列に接続しなければならない
が、これは技術的な複雑さを増し、チップの寸法を増大
させ、そして製造歩どまりを低下させる。また、電力レ
ベルを増加させようとすると、従って使用するセルの数
を増加させると接続の数が増大し、個々のセルに印加さ
れるRFI信号が異なる位相シフトを持つ恐れも増大す
る。
本発明の目的は、上記の欠陥を打解し、そして最も重
要なことは、ゲートを大巾に減少させたMESFETを提供す
ることである。
要なことは、ゲートを大巾に減少させたMESFETを提供す
ることである。
本発明の別の目的は、低いゲート抵抗を特色とし、ゲ
ートの数を（従ってチップの寸法を）減少させ、そして
優れた性能を発揮させることができるMESFET構造を提供
することである。
ートの数を（従ってチップの寸法を）減少させ、そして
優れた性能を発揮させることができるMESFET構造を提供
することである。
これらの、及び他の目的は本発明によって達成され
る。即ち、本発明によれば、ゲート電極は基本的に空気
を通してソース電極の一部分をバイパスする連続シート
の形状であり、またある線に沿ってサブストレートに形
成されている。このシートの面積は実質的に無視できる
抵抗を呈するような広がりを有している。
る。即ち、本発明によれば、ゲート電極は基本的に空気
を通してソース電極の一部分をバイパスする連続シート
の形状であり、またある線に沿ってサブストレートに形
成されている。このシートの面積は実質的に無視できる
抵抗を呈するような広がりを有している。
好ましい実施例では、電極ＳはＩ字形である。即ち電
極Ｓは横方向に大きく伸びている２つの頭と、これらの
頭を接続していて横方向の寸法が縦方向の寸法よりも小
さいセグメントとからなっている。ゲートＧは、縦方向
の寸法が前記セグメントの縦方向寸法よりも僅かに短か
く、また横方向の寸法が前記セグメントの横方向寸法よ
りも遥かに大きいシートの形状である。またドレイン電
極Ｄの縦方向の寸法はゲート電極Ｇのそれよりも僅かに
長く、横巾は前記セグメントの横巾と同程度の寸法であ
る。
極Ｓは横方向に大きく伸びている２つの頭と、これらの
頭を接続していて横方向の寸法が縦方向の寸法よりも小
さいセグメントとからなっている。ゲートＧは、縦方向
の寸法が前記セグメントの縦方向寸法よりも僅かに短か
く、また横方向の寸法が前記セグメントの横方向寸法よ
りも遥かに大きいシートの形状である。またドレイン電
極Ｄの縦方向の寸法はゲート電極Ｇのそれよりも僅かに
長く、横巾は前記セグメントの横巾と同程度の寸法であ
る。
好ましくは、ドレイン電極の主側面をゲート横側縁の
線と平行に、且つ該線から僅かに離間させる。ゲート及
びドレイン電極のバンプ接点はそれぞれのボデーの中央
部に位置しており、ほぼ等しい面積を有していて、ソー
ス電極のセグメントに対して反対側に配置されている。
線と平行に、且つ該線から僅かに離間させる。ゲート及
びドレイン電極のバンプ接点はそれぞれのボデーの中央
部に位置しており、ほぼ等しい面積を有していて、ソー
ス電極のセグメントに対して反対側に配置されている。
本発明は、上述の構造の製造方法をも含むものであっ
て、本方法は、 −前記サブストレートから活性ゾーンを誘導し、この活
性ゾーン上にソース及びドレイン接点を設け、 −ゲート電極及びその接続用バンプ接点を形成するため
にフォトマスキングプロセスを行い、 −ソース電極とドレイン電極との間の金属化物（Ti−Pd
−Au）の主部分を蒸着させ、例えば金を所望の厚み（例
えば２乃至10ミクロン）まで電解成長させ、 −ソースの中央セグメント上へのゲートのブリッジ接
続、即ち空気バイパスを形成させるために第２のフォト
マスキングプロセスを行い、 −最後に、ドレイン電極Ｄとソース電極Ｓとの間の自由
領域内にゲート電極Ｇの横側縁の線を残すようにドレイ
ン電極上に位置する領域において全金属化物のエッチン
グを行い（金除去）、同時にソース電極への空気バイパ
スゲート接続が得られるようにフォトレジスト材料も除
去する 諸段階を含んでいる。
て、本方法は、 −前記サブストレートから活性ゾーンを誘導し、この活
性ゾーン上にソース及びドレイン接点を設け、 −ゲート電極及びその接続用バンプ接点を形成するため
にフォトマスキングプロセスを行い、 −ソース電極とドレイン電極との間の金属化物（Ti−Pd
−Au）の主部分を蒸着させ、例えば金を所望の厚み（例
えば２乃至10ミクロン）まで電解成長させ、 −ソースの中央セグメント上へのゲートのブリッジ接
続、即ち空気バイパスを形成させるために第２のフォト
マスキングプロセスを行い、 −最後に、ドレイン電極Ｄとソース電極Ｓとの間の自由
領域内にゲート電極Ｇの横側縁の線を残すようにドレイ
ン電極上に位置する領域において全金属化物のエッチン
グを行い（金除去）、同時にソース電極への空気バイパ
スゲート接続が得られるようにフォトレジスト材料も除
去する 諸段階を含んでいる。
本発明のこれらの特色及び長所は、添付図面に示す本
発明の好ましい（しかし、限定するものではない）実施
例の説明から明白になるであろう。
発明の好ましい（しかし、限定するものではない）実施
例の説明から明白になるであろう。
第２図は本発明によるMESFETの総合概要図であって、
この図においても３つの電極はG,S及びＤでそれぞれ表
わされている。
この図においても３つの電極はG,S及びＤでそれぞれ表
わされている。
第２図（ａ）乃至第２図（ｃ）図に示すように、ソー
ス電極Ｓは典型的にはＩ字型のボデーであり、２つの頭
T1及びT2と、接続用セグメントCCとからなっている。頭
は横方向に長くなっている。即ち頭の巾lTは他高さHTよ
りも遥かに大きい。一方、頭間の中央接続用セグメント
CCは巾よりも長さの方が遥かに大きい。即ちHs＞ｌ′ｓ
である。第２図（ａ）には、ソース電極Ｓが２つの等し
い頭及び一定の巾ｌ′ｓを有する１つのセグメントから
なっているものとして示してある。しかしT1とT2とが異
なっていてもよいし、ｌ′ｓはHsに沿って変化していて
もよいことは明白である。本発明の特色によれば、ゲー
ト電極Ｇ（第２図（ｂ））は、巾lgがｌ′ｓよりも遥か
に大きく且つ高さHgがHsよりも僅かに小さいシートであ
る。バンプ接点Pgは中央部の一方の側のみに設けられて
いる。この場合もゲート電極Ｇの両側縁は互に等しくな
っている。即ち５＝５′であり６＝６′であるが、これ
らを一致させる必要はない。第２図（ｃ）に示す電極Ｄ
も第１図（ｃ）に示す従来のものとは大きく異なってお
り、巾ldがｌ′ｓにほぼ等しいがlgよりは狭く、また高
さHdがHgにほぼ等しい矩形のボデーからなっている。第
２図（ａ）乃至第２図（ｃ）に示す本発明によるMESFET
の個々の電極の幾何学的形状、及び第２図に示す総合的
な構造は第１図に示す従来のMESFETの形状及び構造とは
大きく異なっている。
ス電極Ｓは典型的にはＩ字型のボデーであり、２つの頭
T1及びT2と、接続用セグメントCCとからなっている。頭
は横方向に長くなっている。即ち頭の巾lTは他高さHTよ
りも遥かに大きい。一方、頭間の中央接続用セグメント
CCは巾よりも長さの方が遥かに大きい。即ちHs＞ｌ′ｓ
である。第２図（ａ）には、ソース電極Ｓが２つの等し
い頭及び一定の巾ｌ′ｓを有する１つのセグメントから
なっているものとして示してある。しかしT1とT2とが異
なっていてもよいし、ｌ′ｓはHsに沿って変化していて
もよいことは明白である。本発明の特色によれば、ゲー
ト電極Ｇ（第２図（ｂ））は、巾lgがｌ′ｓよりも遥か
に大きく且つ高さHgがHsよりも僅かに小さいシートであ
る。バンプ接点Pgは中央部の一方の側のみに設けられて
いる。この場合もゲート電極Ｇの両側縁は互に等しくな
っている。即ち５＝５′であり６＝６′であるが、これ
らを一致させる必要はない。第２図（ｃ）に示す電極Ｄ
も第１図（ｃ）に示す従来のものとは大きく異なってお
り、巾ldがｌ′ｓにほぼ等しいがlgよりは狭く、また高
さHdがHgにほぼ等しい矩形のボデーからなっている。第
２図（ａ）乃至第２図（ｃ）に示す本発明によるMESFET
の個々の電極の幾何学的形状、及び第２図に示す総合的
な構造は第１図に示す従来のMESFETの形状及び構造とは
大きく異なっている。
第３図は第２図のｙ−ｙに沿う断面図であって、本発
明によるゲートシートがGaAsサブストレート上に固定さ
れていることを示している。バンプ接点Pgは一方の側に
あってゲートはバイパスSCAVを介してＳをブリッジし、
側縁６′がＳとＤとの間のGaAsサブストレートの活性領
域ZAに固着されている。GaAsサブストレートへのゲート
Ｇの横側縁の線６′に沿って金属化物の尾即ち区分TRO
が伸びている。この区分TROはアラインメントを確実に
するために、及び後述するように、フォトレジストの攻
撃及び除去操作を微妙なものにさせないために用いられ
ているのである。
明によるゲートシートがGaAsサブストレート上に固定さ
れていることを示している。バンプ接点Pgは一方の側に
あってゲートはバイパスSCAVを介してＳをブリッジし、
側縁６′がＳとＤとの間のGaAsサブストレートの活性領
域ZAに固着されている。GaAsサブストレートへのゲート
Ｇの横側縁の線６′に沿って金属化物の尾即ち区分TRO
が伸びている。この区分TROはアラインメントを確実に
するために、及び後述するように、フォトレジストの攻
撃及び除去操作を微妙なものにさせないために用いられ
ているのである。
本発明によるMESFETのこの新らしい構造（第２図、第
２図（ａ）乃至第２図（ｃ）、及び第３図）は、特に、
以下の長所を提供する。
２図（ａ）乃至第２図（ｃ）、及び第３図）は、特に、
以下の長所を提供する。
１） ゲート電極Ｇが極めて細い線の代りに実質的に金
属化されたシートによって作られている（第１図（ｂ）
と第２図（ｂ）とを比較されたい）ので、ゲート電極抵
抗が極めて減少していること。
属化されたシートによって作られている（第１図（ｂ）
と第２図（ｂ）とを比較されたい）ので、ゲート電極抵
抗が極めて減少していること。
２） 縦方向の長さ（Hg）が短かく、またゲート電極の
アームの数が大巾に減少しており、従ってチップの寸法
が極めて小さくなっていること（第１図と第２図との縮
小比は4:1である）。
アームの数が大巾に減少しており、従ってチップの寸法
が極めて小さくなっていること（第１図と第２図との縮
小比は4:1である）。
３） １ミクロン電極を用いていることから、サブミク
ロン寸法を有するデバイスと同じ性能を得ることが可能
となり、従って製造歩どまりに明白な利益がもたらされ
ること。
ロン寸法を有するデバイスと同じ性能を得ることが可能
となり、従って製造歩どまりに明白な利益がもたらされ
ること。
４） 本発明の空気ブリッジによるゲート電極の接続
（第３図）がもたらすチップのスプリアス容量の増加は
無視できること。
（第３図）がもたらすチップのスプリアス容量の増加は
無視できること。
上述の構造の特色は、従来の構造においてはゲートの
バンプ接点が長くて細い電極（Ｈ′ｇ＝100〜200ミクロ
ン、ｌ′ｇ≦１ミクロン）に接続されていたのに対し
て、長さHg全体に亘って接続が行われる（金属化物の抵
抗は殆んど０）ことである。
バンプ接点が長くて細い電極（Ｈ′ｇ＝100〜200ミクロ
ン、ｌ′ｇ≦１ミクロン）に接続されていたのに対し
て、長さHg全体に亘って接続が行われる（金属化物の抵
抗は殆んど０）ことである。
本発明による構造を製造するための技術的方法（好ま
しいが限定されるものではない）の実行段階を第４図乃
至第７図に示す。なお第４図乃至第７図は、第３図と比
較して左右反転して示している。
しいが限定されるものではない）の実行段階を第４図乃
至第７図に示す。なお第４図乃至第７図は、第３図と比
較して左右反転して示している。
１） （第４図）GaAsサブストレートに活性領域ZAを設
け、例えばAuGe（多分Niも）を用いて「ソース」Ｓ及び
「ドレイン」Ｄ接点を設け； ２） （第５図）ゲート電極Ｇ及び接続用バンプ接点Pg
を形成させるために第１のフォトマスキングを施し、金
属化物層ME（例えばTi−Pd−Au）を第１のフォトレジス
トPHR1上に蒸着させ； ３） （第６図）所望の厚さ（約10ミクロン）まで金Au
Eを電解成長させ、ブリッジ接続を形成させるために第
２のフォトレジストPHR2を用いて第２のフォトマスキン
グを施し； ４） （第７図）総合金属化物ME＋AuEをエッチングし
（Au及びフォトレジストの除去）、空気接続を有する構
造を得る。
け、例えばAuGe（多分Niも）を用いて「ソース」Ｓ及び
「ドレイン」Ｄ接点を設け； ２） （第５図）ゲート電極Ｇ及び接続用バンプ接点Pg
を形成させるために第１のフォトマスキングを施し、金
属化物層ME（例えばTi−Pd−Au）を第１のフォトレジス
トPHR1上に蒸着させ； ３） （第６図）所望の厚さ（約10ミクロン）まで金Au
Eを電解成長させ、ブリッジ接続を形成させるために第
２のフォトレジストPHR2を用いて第２のフォトマスキン
グを施し； ４） （第７図）総合金属化物ME＋AuEをエッチングし
（Au及びフォトレジストの除去）、空気接続を有する構
造を得る。
上述の方法及びMESFET構造（第２図）は、当業者なら
ば多くの変更が考案できることは明白であり、従ってこ
れらの変更は本発明の範囲内にあるものと考えることが
できる。
ば多くの変更が考案できることは明白であり、従ってこ
れらの変更は本発明の範囲内にあるものと考えることが
できる。
第１図は従来のモジュラー型MOSFETの構造を示す図であ
り、 第１図（ａ）、乃至第１図（ｃ）はそれぞれ第１図のME
SFETの個々の成分を示す図であり、 第２図は本発明によるMOSFETの概要平面図（第１図と類
似）であり、 第２図（ａ）乃至第２図（ｃ）はそれぞれ第２図のMOSF
ETの個々の成分の概要平面図（第１図（ａ）、乃至第１
図（ｃ）と類似）であり、 第３図は第２図の線ｙ−ｙ視断面図であり、そして 第４図乃至第７図は第３図に示すようなソースをバイパ
スするゲートの空気接続を得るのに用いられる方法の諸
段階を示す断面図である。 5,5′……ゲート電極の縦方向側縁、6,6′……同横方向
側縁（６′……横側縁の線）、CC……ソース電極の接続
用セグメント、Ｄ……ドレイン電極、Ｇ……ゲート電
極、ME……金属化物層、Pg……ゲートのバンプ接点、PH
R……フォトレジスト、Ｑ……ゲート電極のベース部
分、Ｓ……ソース電極、SCAV……バイパス、Ｔ……ソー
ス電極の頭、TRO……金属化物の尾、Ｕ……ドレイン電
極の伸張部、ZA……活性領域。
り、 第１図（ａ）、乃至第１図（ｃ）はそれぞれ第１図のME
SFETの個々の成分を示す図であり、 第２図は本発明によるMOSFETの概要平面図（第１図と類
似）であり、 第２図（ａ）乃至第２図（ｃ）はそれぞれ第２図のMOSF
ETの個々の成分の概要平面図（第１図（ａ）、乃至第１
図（ｃ）と類似）であり、 第３図は第２図の線ｙ−ｙ視断面図であり、そして 第４図乃至第７図は第３図に示すようなソースをバイパ
スするゲートの空気接続を得るのに用いられる方法の諸
段階を示す断面図である。 5,5′……ゲート電極の縦方向側縁、6,6′……同横方向
側縁（６′……横側縁の線）、CC……ソース電極の接続
用セグメント、Ｄ……ドレイン電極、Ｇ……ゲート電
極、ME……金属化物層、Pg……ゲートのバンプ接点、PH
R……フォトレジスト、Ｑ……ゲート電極のベース部
分、Ｓ……ソース電極、SCAV……バイパス、Ｔ……ソー
ス電極の頭、TRO……金属化物の尾、Ｕ……ドレイン電
極の伸張部、ZA……活性領域。
Claims (7)
- 【請求項１】サブストレート、入力信号を印加するゲー
ト電極、増幅された出力信号を取出すドレイン電極、及
びソース電極を含むショットキバリア金属半導体電界効
果トランジスタ（MESFET）であって、 前記ゲート電極が連続シートの形状を有する１つのボデ
ーからなっていて空気を通して前記ソース電極の一部分
をバイパスしており、 前記ゲート電極は、該部分の一方の側においてはバンプ
接点が、また該部分の他方の側においては前記連続シー
トの縦方向の全長に亘った延長線に沿って横側縁が前記
サブストレート上に形成されており、 前記連続シートが前記ゲート電極の抵抗を無視できるも
のとするような面積を有していることを特徴とする金属
半導体電界効果トランジスタ。 - 【請求項２】前記ソース電極がＩ字形であって、前記Ｉ
字形の上、下の横方向寸法が大きい２つの頭と、これら
の頭を接続していて横方向寸法は小さいが縦方向寸法は
大きい接続用セグメントとを含み、 前記ゲート電極の連続シートの縦方向寸法は前記連続シ
ートがバイパスしている前記ソース電極の前記接続用セ
グメントの縦方向寸法より僅かに小さく、また前記ゲー
ト電極の連続シートの横方向寸法は前記接続用セグメン
トの横方向寸法よりも遥かに大きくしてあることを特徴
とする特許請求の範囲第１項に記載の金属半導体電界効
果トランジスタ。 - 【請求項３】前記ドレイン電極の縦方向寸法は前記ゲー
ト電極の連続シートの縦方向寸法よりも僅かに大きく、
また横方向寸法は空気を通して前記ゲート電極の連続シ
ートによってバイパスされる前記ソース電極の接続用セ
グメントの横方向寸法と同程度としてあることを特徴と
する特許請求の範囲第１項に記載の金属半導体電界効果
トランジスタ。 - 【請求項４】前記ドレイン電極の主側部が、前記ゲート
電極のバイパス端の前記サブストレートへの前記横側縁
の線と平行で、前記横側縁の線に対面し、そして前記横
側縁の線から僅かに離間していることを特徴とする特許
請求の範囲第１項乃至第３項のいずれか１項に記載の金
属半導体電界効果トランジスタ。 - 【請求項５】前記ゲート電極及び前記ドレイン電極のバ
ンプ接点が、それぞれのボデーの中央部に位置し、同程
度の面積を有し、そして前記ソース電極の縦長セグメン
トに対して反対側に配置されていることを特徴とする特
許請求の範囲第１項乃至第４項のいずれか１項に記載の
金属半導体電界効果トランジスタ。 - 【請求項６】前記中央外向きバンプ接点を有する前記ゲ
ート電極及び前記ドレイン電極が前記ソース電極の頭の
間の接続用セグメントに関して実質的に鏡像になってい
ることを特徴とする特許請求の範囲第１項乃至第５項の
いずれか１項にに記載の金属半導体電界効果トランジス
タ。 - 【請求項７】サブストレートと、入力信号を印加するゲ
ート電極と、増幅された出力信号を取出すドレイン電極
と、及びソース電極とを含む金属半導体電界効果トラン
ジスタの製造方法であって、 前記サブストレート上に活性領域を形成し、該領域上に
ソース電極及びドレイン電極を設け、 前記ゲート電極及びその接続用バンプ接点を形成させる
ためにフォトマスキングプロセスを行い、 前記ソース電極と前記ドレイン電極との間の金属化物
（Ti−Pd−Au）の主部分を蒸着させて所望の厚みまで電
解成長させ、 前記ソース電極の中央セグメント上への前記ゲート電極
のブリッジ接続即ち空気バイパスを形成させるために第
２のフォトマスキングプロセスを行い、そして 最後に、前記ドレイン電極と前記ソース電極との間の自
由ゾーン内に前記ゲート電極の横側縁の線を残すように
前記ドレイン電極上に位置する領域において全金属化物
のエッチングを行い、同時に前記ソース電極への空気バ
イパスゲート接続が得られるようにフォトレジスト材料
をも除去する工程を含んでいることを特徴とする金属半
導体電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT19262A/85 | 1985-01-28 | ||
| IT19262/85A IT1184723B (it) | 1985-01-28 | 1985-01-28 | Transistore mesfet con strato d'aria tra le connessioni dell'elettrodo di gate al supporto e relativo procedimento difabbricazione |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61181170A JPS61181170A (ja) | 1986-08-13 |
| JP2543849B2 true JP2543849B2 (ja) | 1996-10-16 |
Family
ID=11156212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014874A Expired - Lifetime JP2543849B2 (ja) | 1985-01-28 | 1986-01-28 | 金属半導体電界効果トランジスタ及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US4807002A (ja) |
| EP (1) | EP0203225A3 (ja) |
| JP (1) | JP2543849B2 (ja) |
| CA (1) | CA1266132A (ja) |
| ES (2) | ES8800788A1 (ja) |
| IT (1) | IT1184723B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| US5191402A (en) * | 1986-10-27 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| KR920007787B1 (ko) * | 1987-06-09 | 1992-09-17 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
| JPS6481343A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Manufacture of integrated circuit |
| FR2633454B1 (fr) * | 1988-06-24 | 1992-01-17 | Thomson Hybrides Microondes | Dispositif d'accrochage de poutre sur un composant semiconducteur et son procede de fabrication |
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| JPH0355852A (ja) * | 1989-07-25 | 1991-03-11 | Sony Corp | 半導体装置の製造方法 |
| JPH0824133B2 (ja) * | 1989-08-31 | 1996-03-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5019877A (en) * | 1989-08-31 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| JP2856778B2 (ja) * | 1989-09-07 | 1999-02-10 | 株式会社東芝 | 半導体装置の配線構造 |
| JPH088306B2 (ja) * | 1990-03-07 | 1996-01-29 | 株式会社東芝 | 半導体装置 |
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| JP3019884B2 (ja) * | 1991-09-05 | 2000-03-13 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
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| JP5716737B2 (ja) | 2010-03-01 | 2015-05-13 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP2013182992A (ja) * | 2012-03-01 | 2013-09-12 | Toshiba Corp | 半導体装置 |
| JP2013183062A (ja) * | 2012-03-02 | 2013-09-12 | Toshiba Corp | 半導体装置 |
| CN105633144B (zh) * | 2015-06-26 | 2019-09-24 | 苏州能讯高能半导体有限公司 | 一种半导体器件及其制备方法 |
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|---|---|---|---|---|
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| US3925880A (en) * | 1971-04-29 | 1975-12-16 | Signetics Corp | Semiconductor assembly with beam lead construction and method |
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| CA1027257A (en) * | 1974-10-29 | 1978-02-28 | James A. Benjamin | Overlay metallization field effect transistor |
| US4054484A (en) * | 1975-10-23 | 1977-10-18 | Bell Telephone Laboratories, Incorporated | Method of forming crossover connections |
| US4213840A (en) * | 1978-11-13 | 1980-07-22 | Avantek, Inc. | Low-resistance, fine-line semiconductor device and the method for its manufacture |
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| JPS57132367A (en) * | 1981-02-09 | 1982-08-16 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky barrier gate type field-effect transistor |
| JPS5892277A (ja) * | 1981-11-28 | 1983-06-01 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS5976437A (ja) * | 1982-10-26 | 1984-05-01 | Fujitsu Ltd | 半導体装置 |
| JPS6180869A (ja) * | 1984-09-27 | 1986-04-24 | Nec Corp | 半導体装置の製造方法 |
| JPS62115877A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | 接合型電界効果トランジスタ、およびその製造方法 |
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1986
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-
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-
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- 1988-10-24 US US07/261,142 patent/US4871687A/en not_active Expired - Fee Related
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