JPS61182268A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS61182268A JPS61182268A JP2176085A JP2176085A JPS61182268A JP S61182268 A JPS61182268 A JP S61182268A JP 2176085 A JP2176085 A JP 2176085A JP 2176085 A JP2176085 A JP 2176085A JP S61182268 A JPS61182268 A JP S61182268A
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- JP
- Japan
- Prior art keywords
- electrode
- electrodes
- gate
- capacitance
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＧａＡｓ Ｆ Ｅ Ｔ （電界効果トランジス
タ）、特に広帯域増幅用複合ＦＥＴの電極構造に関する
。
タ）、特に広帯域増幅用複合ＦＥＴの電極構造に関する
。
Ｇａ （ガリウム） Ａ ｓ （砒素）半絶縁性基板を
用いたＧａＡｓ Ｆ Ｅ Ｔは２ＧＨｚ以上の周波数帯
で優れた低雑音、高利得を発揮できるトランジスタとし
て実用化されているが、そのゲート・ドレイン間に抵抗
を挿入して負帰還をかけることにより入出力インピーダ
ンスが下げられ、５０Ｍ〜数ＧＨｚの広帯域での使用が
可能となることがＮａｔｉｏｎａｌＴｅｃｈｎｉｃａｌ
Ｒｅｐｏｒｔ Ｖｏ、 ２９１１１ｈ２ Ａ１５ｒｉ
ｌ １９６３ｐ７１−７４ ｒＧａＡｓＩＣ低雑音広帯
域増幅器」等に発表されている。
用いたＧａＡｓ Ｆ Ｅ Ｔは２ＧＨｚ以上の周波数帯
で優れた低雑音、高利得を発揮できるトランジスタとし
て実用化されているが、そのゲート・ドレイン間に抵抗
を挿入して負帰還をかけることにより入出力インピーダ
ンスが下げられ、５０Ｍ〜数ＧＨｚの広帯域での使用が
可能となることがＮａｔｉｏｎａｌＴｅｃｈｎｉｃａｌ
Ｒｅｐｏｒｔ Ｖｏ、 ２９１１１ｈ２ Ａ１５ｒｉ
ｌ １９６３ｐ７１−７４ ｒＧａＡｓＩＣ低雑音広帯
域増幅器」等に発表されている。
第７図に負帰還方式によるＧａＡｓ Ｉ Ｃ低雑音広域
増幅器の回路図を示す。図中、Ｒｆは帰還抵抗、Ｃｆは
直流カット用のコンデンサである。
増幅器の回路図を示す。図中、Ｒｆは帰還抵抗、Ｃｆは
直流カット用のコンデンサである。
第８図は同じく負帰還方式によるＧａＡｓ Ｉ Ｃ低雑
音広帯域増幅器であって、複数のゲートＧ、。
音広帯域増幅器であって、複数のゲートＧ、。
Ｇ、を有する場合の回路図を示し、ゲインリダクシ日ン
機能を有する方式として注目されている。
機能を有する方式として注目されている。
第９図はこの形式の増幅器を一つのチップ１にレイアウ
トした場合の平面図である。
トした場合の平面図である。
同図においてソース（Ｓ）及びドレイン（Ｄ）はそれぞ
れクシの歯状の電極２，３が互いにかみ合うように配置
され、これらの外端子（パッド）Ｓ、Ｄがチップ１周辺
部に対向して配置される。
れクシの歯状の電極２，３が互いにかみ合うように配置
され、これらの外端子（パッド）Ｓ、Ｄがチップ１周辺
部に対向して配置される。
複数のゲート電極５，６はソース３とドレイン２との間
にそって平行に配置され、それぞれの末端で対向してパ
ットＧｌ 、Ｇ、が配置される。ゲート電極Ｇ、は容量
Ｃｆ、抵抗Ｒｆを介してドレインの外端子に接続されて
いる。これらゲート電極５．６は一部で点線により示す
ようにソース・ドレイン電極２，３と交差するため、少
くともその部分では２層配線となる。このため、層間絶
縁膜やスルーホールを形成する２層配線工程が必要とな
り、歩留の低減、原価高などの問題があった。
にそって平行に配置され、それぞれの末端で対向してパ
ットＧｌ 、Ｇ、が配置される。ゲート電極Ｇ、は容量
Ｃｆ、抵抗Ｒｆを介してドレインの外端子に接続されて
いる。これらゲート電極５．６は一部で点線により示す
ようにソース・ドレイン電極２，３と交差するため、少
くともその部分では２層配線となる。このため、層間絶
縁膜やスルーホールを形成する２層配線工程が必要とな
り、歩留の低減、原価高などの問題があった。
本発明は上記にかんがみ、配線レイアウトを変えること
により解決したものである。
により解決したものである。
本発明の目的とするところは、配線を交差させることな
く一層配線パターンで負帰還方式によるＧａＡｓＩＣ低
雑音広帯域増幅器を提供することにある。
く一層配線パターンで負帰還方式によるＧａＡｓＩＣ低
雑音広帯域増幅器を提供することにある。
〔発明の概要ｉ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、ＧａＡｓ半絶縁性基体の一主表面に電界効果
トランジスタと、そのゲート・ドレイン間に抵抗及び容
量を有する負帰還方式半導体装置において、上記ゲート
より取り出す電極を上記抵抗等を隔てて最大２個所配置
するとともに全ての電極を交差させることなく配線した
ことにより、配線工程が簡略化され、歩留が大きくでき
るとともにコスト節減が図れる亀のである。
トランジスタと、そのゲート・ドレイン間に抵抗及び容
量を有する負帰還方式半導体装置において、上記ゲート
より取り出す電極を上記抵抗等を隔てて最大２個所配置
するとともに全ての電極を交差させることなく配線した
ことにより、配線工程が簡略化され、歩留が大きくでき
るとともにコスト節減が図れる亀のである。
〔実施例１〕
第１図は本発明の一実施例の基本的なパターンを示すも
のであって、一つのＧａＡｓ半絶縁性チップ１に形成さ
れた負帰還方式によるＧａＡｓ Ｉ Ｃ低雑音広帯域増
幅器の平面図である。第２図は第１図におけるＦＥＴ部
のＡ−ｉ視断面図である。
のであって、一つのＧａＡｓ半絶縁性チップ１に形成さ
れた負帰還方式によるＧａＡｓ Ｉ Ｃ低雑音広帯域増
幅器の平面図である。第２図は第１図におけるＦＥＴ部
のＡ−ｉ視断面図である。
第３図は第１図のＣｆ 、 Ｒ（部の断面図である。
１はＧａＡ ｓ半絶縁性基板、２．３はソース・ドレイ
ンのコンタクト部となるｎ＋型層であってこの表面上に
ソース・ドレイン電極（ＡｕＧｅ ／ Ｎ ｉ ／Ａｕ
等の電極）Ｓ、Ｄが設けられる。４はチャネル部となる
ｎ型層で、このｎ型層の上にアルミニウム等よ如なるゲ
ート電極５．６が設けられる。このゲート電極５，６の
一方（６）は帰還信号の通る抵抗Ｒｆ となって容量Ｃ
’ｆを介してドレイン電極りに接続される。容量Ｃｆは
たとえば第３図に示すように、基板表面のｎ型層７の一
部にＡ、６等の電極８を接続させることによってショッ
トキバリア・ダイオードをつくり、他一部にＡｕＧｅ／
Ｎｉ／Ａｕ等のオーミック電極９を設けて接合容量を利
用する。
ンのコンタクト部となるｎ＋型層であってこの表面上に
ソース・ドレイン電極（ＡｕＧｅ ／ Ｎ ｉ ／Ａｕ
等の電極）Ｓ、Ｄが設けられる。４はチャネル部となる
ｎ型層で、このｎ型層の上にアルミニウム等よ如なるゲ
ート電極５．６が設けられる。このゲート電極５，６の
一方（６）は帰還信号の通る抵抗Ｒｆ となって容量Ｃ
’ｆを介してドレイン電極りに接続される。容量Ｃｆは
たとえば第３図に示すように、基板表面のｎ型層７の一
部にＡ、６等の電極８を接続させることによってショッ
トキバリア・ダイオードをつくり、他一部にＡｕＧｅ／
Ｎｉ／Ａｕ等のオーミック電極９を設けて接合容量を利
用する。
帰還抵抗Ｒ４はたとえば第３図に示すように基板表面の
ｎ型拡散層１０の両端にＡ ｕ Ｇ ｅ ／’Ｎ ｉ
／Ａ ｕ等のオーミック電極１１．１２を設けて層抵抗
を利用したものであってもよい。
ｎ型拡散層１０の両端にＡ ｕ Ｇ ｅ ／’Ｎ ｉ
／Ａ ｕ等のオーミック電極１１．１２を設けて層抵抗
を利用したものであってもよい。
２つのゲート電極の末端部はチップ周辺上に延在させて
ポンディングパッドＧ＋ 、Ｇｔ とする。
ポンディングパッドＧ＋ 、Ｇｔ とする。
このうち、ゲート電極６の他端はゲート抵抗低減のため
必要に応じてチップの他の周辺上に延在させてポンディ
ングパッドＧ１′と接続する。
必要に応じてチップの他の周辺上に延在させてポンディ
ングパッドＧ１′と接続する。
１３は電極の形成されない部分の絶縁膜（Ｓｉｎ。
膜等）である。図示されないがこの上はパッシベイショ
ン膜（プラズマＳｉＮ、ポリイミド系樹脂等）で覆われ
ることになる。
ン膜（プラズマＳｉＮ、ポリイミド系樹脂等）で覆われ
ることになる。
第４図は本発明の応用実施例を示すパターン図であって
、第１図で示したソース３．ドレイン２を櫛の歯状に形
成して互いにかみ合わせ、その間にそって２本のゲート
電極５．６を形成したものである。
、第１図で示したソース３．ドレイン２を櫛の歯状に形
成して互いにかみ合わせ、その間にそって２本のゲート
電極５．６を形成したものである。
第５図、第６図は同じく第４図の変形例を示すパターン
図である。
図である。
第５図ではゲート電極０１′と容量Ｃｆを一体のＡｌ電
極により形成しである。
極により形成しである。
第６図ではゲート電極Ｇ、とドレイン電極りとの間に２
つの容量Ｃｆ、Ｃｆ’、２つの抵抗Ｒｆ 。
つの容量Ｃｆ、Ｃｆ’、２つの抵抗Ｒｆ 。
Ｒｆ′を並列に接続した場合の例である。
以上実施例で述べた本発明によれば下記のように効果が
得られる。
得られる。
（１１電極を交差させることなく一層配線のパターンを
採用したことにより、層間絶縁膜、スルーホール、配線
間位置合せなどの工程が不要となり、大幅なコスト節減
できる。
採用したことにより、層間絶縁膜、スルーホール、配線
間位置合せなどの工程が不要となり、大幅なコスト節減
できる。
（２）ゲートの抵抗が問題となる場合は他端にボンディ
ングパッド０１′を設けることにより、ここにワイヤボ
ンディングして短絡し抵抗を低減することができる。
ングパッド０１′を設けることにより、ここにワイヤボ
ンディングして短絡し抵抗を低減することができる。
第１０図は本発明によるＧａＡｓ Ｉ Ｃ低雑音広帯域
増幅器をフラットパッケージに組み込む場合の例を示す
平面図、第１１図は第１０図におけるチップ部分１の拡
大図で矢印はワイヤの方向を示す。
増幅器をフラットパッケージに組み込む場合の例を示す
平面図、第１１図は第１０図におけるチップ部分１の拡
大図で矢印はワイヤの方向を示す。
同図において、１４は樹脂モールド体、１５は外部リー
ドである。
ドである。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明は負帰還方式の電界トランジスタに適用すること
ができる。特に本発明はＴＶチューナ用あるいはＣＡＴ
Ｖコンバータ用の広帯域増幅用Ｇ ａ Ａ ｓ複合電界
効果トランジスタに応用して有効である。
ができる。特に本発明はＴＶチューナ用あるいはＣＡＴ
Ｖコンバータ用の広帯域増幅用Ｇ ａ Ａ ｓ複合電界
効果トランジスタに応用して有効である。
である。
第１図は本発明の一実施例を示す増幅器のモデル平面図
である。 第２図は第１図におけるＦＥＴ部のＡ−Ａ視断面図であ
る。 第３図は第１図においてＣｆ、Ｒｆの断面図である。 第４図は本発明の応用実施例を示す増幅器の平面図であ
る。 第５図及び第６図は本発明の応用実施例で変形例を示す
増幅器の平面図である。 第７図及び第８図は負帰還回路付きの電界効果トランジ
スタの回路図である。 第９図は負帰還回路付電界効果トランジスタの一例を示
す平面図である。 第１０図はフラットパッケージ増幅器の全体平面図であ
る。 第１１図は第１０図における一部拡大平面図である。 １・・・チップ（半絶縁層）、２・・・ドレイン（電極
Ｘ３・・・ソース（電極）、４・・・ｎ型層、５．６・
・・ゲート電極、７・・・容量部のｎ型層、８・・・シ
ョットキー電極、９・・・オーミック電極、１１．１２
・・・オーミック電極、１３・・・絶縁膜、１４・・・
樹脂モールド体、１５・・・外部リード、１６・・・ｎ
層層（又はｎ層）。 第 １ 図 第 ２ 図 第 ７ 図 第 ８ 図 Ｎ ′ ｌ ｚ 第 ９ 図
である。 第２図は第１図におけるＦＥＴ部のＡ−Ａ視断面図であ
る。 第３図は第１図においてＣｆ、Ｒｆの断面図である。 第４図は本発明の応用実施例を示す増幅器の平面図であ
る。 第５図及び第６図は本発明の応用実施例で変形例を示す
増幅器の平面図である。 第７図及び第８図は負帰還回路付きの電界効果トランジ
スタの回路図である。 第９図は負帰還回路付電界効果トランジスタの一例を示
す平面図である。 第１０図はフラットパッケージ増幅器の全体平面図であ
る。 第１１図は第１０図における一部拡大平面図である。 １・・・チップ（半絶縁層）、２・・・ドレイン（電極
Ｘ３・・・ソース（電極）、４・・・ｎ型層、５．６・
・・ゲート電極、７・・・容量部のｎ型層、８・・・シ
ョットキー電極、９・・・オーミック電極、１１．１２
・・・オーミック電極、１３・・・絶縁膜、１４・・・
樹脂モールド体、１５・・・外部リード、１６・・・ｎ
層層（又はｎ層）。 第 １ 図 第 ２ 図 第 ７ 図 第 ８ 図 Ｎ ′ ｌ ｚ 第 ９ 図
Claims (1)
- １、基板の一主表面にＦＥＴ（電界効果トランジスタ）
と、このＦＥＴのゲート・ドレイン間に抵抗及び容量を
有する負帰還方式の電界効果トランジスタであって、上
記ゲート近傍に容量を、ドレイン近傍に抵抗を配する等
により全ての電極を交差させることなく配線したことを
特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176085A JPS61182268A (ja) | 1985-02-08 | 1985-02-08 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176085A JPS61182268A (ja) | 1985-02-08 | 1985-02-08 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61182268A true JPS61182268A (ja) | 1986-08-14 |
Family
ID=12064020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2176085A Pending JPS61182268A (ja) | 1985-02-08 | 1985-02-08 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01214056A (ja) * | 1988-02-22 | 1989-08-28 | Toshiba Corp | 半導体装置とその使用方法 |
-
1985
- 1985-02-08 JP JP2176085A patent/JPS61182268A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01214056A (ja) * | 1988-02-22 | 1989-08-28 | Toshiba Corp | 半導体装置とその使用方法 |
| JPH0770733B2 (ja) * | 1988-02-22 | 1995-07-31 | 株式会社東芝 | 半導体装置とその使用方法 |
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