JPH07106573A - 高電圧デバイス及びその製造方法 - Google Patents
高電圧デバイス及びその製造方法Info
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- JPH07106573A JPH07106573A JP6022856A JP2285694A JPH07106573A JP H07106573 A JPH07106573 A JP H07106573A JP 6022856 A JP6022856 A JP 6022856A JP 2285694 A JP2285694 A JP 2285694A JP H07106573 A JPH07106573 A JP H07106573A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】 （修正有）
【目的】 ＭＯＳ入力特性を有し、入力容量を減少させ
た高電圧デバイス及びその製造方法を提供する。 【構成】 （ａ）第１の基板１２２、第１のソース１３
６、第１のドレイン電極１２０、及び第１のゲ−ト１４
２を有する低電圧ＭＯＳトランジスタ１２と、（ｂ）第
２の基板３２、第２のソース３８、第２のドレイン電極
３０、及び第２のゲ−ト４４を有する高電圧トランジス
タ１４であって、前記低電圧ＭＯＳトランジスタのブレ
ークダウン電圧が前記高電圧トランジスタのデプレーシ
ョンしきい値電圧より高くなるように、前記第１のソー
スを前記第２のゲ−トに接続し、かつ前記第１のドレイ
ンを前記第２のソースに接続した高電圧トランジスタと
を備える。
た高電圧デバイス及びその製造方法を提供する。 【構成】 （ａ）第１の基板１２２、第１のソース１３
６、第１のドレイン電極１２０、及び第１のゲ−ト１４
２を有する低電圧ＭＯＳトランジスタ１２と、（ｂ）第
２の基板３２、第２のソース３８、第２のドレイン電極
３０、及び第２のゲ−ト４４を有する高電圧トランジス
タ１４であって、前記低電圧ＭＯＳトランジスタのブレ
ークダウン電圧が前記高電圧トランジスタのデプレーシ
ョンしきい値電圧より高くなるように、前記第１のソー
スを前記第２のゲ−トに接続し、かつ前記第１のドレイ
ンを前記第２のソースに接続した高電圧トランジスタと
を備える。
Description
【０００１】
【産業上の利用分野】本発明は、概して半導体デバイス
及びその製造方法に関し、特に電力ＭＯＳＦＥＴ及びそ
の製造方法に関する。
及びその製造方法に関し、特に電力ＭＯＳＦＥＴ及びそ
の製造方法に関する。
【０００２】
【従来の技術】半導体事業の成長部門は高電圧／高出力
装置及び集積回路である。この事業において臨界的な素
子はＭＯＳＦＥＴである。電力ＭＯＳＦＥＴは、オート
モーティブ、通信、需要家、データ処理、工業及び軍事
のマーケットにおいて多様な応用を有する。例えば、電
力ＭＯＳＦＥＴはモータ、ランプ、又はディスプレイと
して用いることができる。しかし、シリコンにより作ら
れた電力ＭＯＳＦＥＴの性能は、それらの理論的な限界
にすでに近付いている。
装置及び集積回路である。この事業において臨界的な素
子はＭＯＳＦＥＴである。電力ＭＯＳＦＥＴは、オート
モーティブ、通信、需要家、データ処理、工業及び軍事
のマーケットにおいて多様な応用を有する。例えば、電
力ＭＯＳＦＥＴはモータ、ランプ、又はディスプレイと
して用いることができる。しかし、シリコンにより作ら
れた電力ＭＯＳＦＥＴの性能は、それらの理論的な限界
にすでに近付いている。
【０００３】電力ＭＯＳＦＥＴ用の通常のデバイス構造
は垂直構造である。図１の垂直デバイス（１００）にお
いて、ゲート端子（１０２）及びソース端子（１０４）
は上面にあり、ドレイン端子（１０６）は底部にある。
キャリアの流路は、ソース端子（１０４）からゲート端
子（１０２）の下の横方向チャネル（１１４）を通り、
次いで垂直にドリフト領域（１０８）及びｎ＋基板（１
１０）を通ってドレイン電極（１０６）に行く。シリコ
ンにおいて、Ｐウェル（１１２）は典型的には深さ２〜
５ミクロンであり、ドリフト領域（１０８）は５０〜４
００Ｖ範囲級のブレークダウン電圧を有するデバイスに
おいて典型的には深さ５〜３０ミクロンである。このデ
バイス構造は主として個別的なデバイスに用いられる。
は垂直構造である。図１の垂直デバイス（１００）にお
いて、ゲート端子（１０２）及びソース端子（１０４）
は上面にあり、ドレイン端子（１０６）は底部にある。
キャリアの流路は、ソース端子（１０４）からゲート端
子（１０２）の下の横方向チャネル（１１４）を通り、
次いで垂直にドリフト領域（１０８）及びｎ＋基板（１
１０）を通ってドレイン電極（１０６）に行く。シリコ
ンにおいて、Ｐウェル（１１２）は典型的には深さ２〜
５ミクロンであり、ドリフト領域（１０８）は５０〜４
００Ｖ範囲級のブレークダウン電圧を有するデバイスに
おいて典型的には深さ５〜３０ミクロンである。このデ
バイス構造は主として個別的なデバイスに用いられる。
【０００４】
【課題を解決するための手段】本発明の目的は、改良さ
れた高電圧デバイス及びその製造方法を提供することで
ある。
れた高電圧デバイス及びその製造方法を提供することで
ある。
【０００５】本発明の更なる目的は、ＭＯＳ入力特性を
有する改良された高電圧デバイス及びその製造方法を提
供することである。
有する改良された高電圧デバイス及びその製造方法を提
供することである。
【０００６】本発明の更なる目的は、入力容量を減少さ
せた改良された高電圧デバイス及びその製造方法を提供
することである。
せた改良された高電圧デバイス及びその製造方法を提供
することである。
【０００７】他の利点は、図面に関連して以下の説明を
参照することにより、当該技術分野において習熟する者
にとって明らかである。
参照することにより、当該技術分野において習熟する者
にとって明らかである。
【０００８】概要的には、かつ本発明の１形式により、
ＭＯＳ入力特性を有する高電圧デバイス高電圧デバイス
を開示するものである。基板、ソース、ドレイン、及び
ゲートを有する低電圧ＭＯＳトランジスタを提供する。
低電圧ＭＯＳトランジスタのソースを高電圧トランジス
タのゲ−トに接続する。低電圧ＭＯＳトランジスタのド
レインを高電圧トランジスタのソースに接続する。低電
圧ＭＯＳトランジスタのブレークダウン電圧は、高電圧
トランジスタのデプリーションしきい値電圧よりも高
い。
ＭＯＳ入力特性を有する高電圧デバイス高電圧デバイス
を開示するものである。基板、ソース、ドレイン、及び
ゲートを有する低電圧ＭＯＳトランジスタを提供する。
低電圧ＭＯＳトランジスタのソースを高電圧トランジス
タのゲ−トに接続する。低電圧ＭＯＳトランジスタのド
レインを高電圧トランジスタのソースに接続する。低電
圧ＭＯＳトランジスタのブレークダウン電圧は、高電圧
トランジスタのデプリーションしきい値電圧よりも高
い。
【０００９】異なる図面において対応する番号及びシン
ボルは、指摘のない限り、対応する部分を示す。
ボルは、指摘のない限り、対応する部分を示す。
【００１０】
【実施例】電力ＭＯＳＦＥＴは、電磁リレーに良く似た
スイッチではあるが、これよりも遥かに小さく、もっと
信頼性があり、かつ電子的に制御可能である。電力ＭＯ
ＳＦＥＴにおける重要な性能係数は、固有オン抵抗（Ｒ
ｓｐ）、即ちこのデバイスがスイッチ・オンのときの当
該スイッチの抵抗値／単位平方面積である。電力ＭＯＳ
ＦＥＴ技術の最終目標は可能な限り固有オン抵抗を低減
させることである。これは便宜的な性能係数として１／
Ｒｓｐに帰着し、これを最大にしなければならない。Ｒ
ｓｐは半導体物質の特性に依存しており、その性能係数
を
スイッチではあるが、これよりも遥かに小さく、もっと
信頼性があり、かつ電子的に制御可能である。電力ＭＯ
ＳＦＥＴにおける重要な性能係数は、固有オン抵抗（Ｒ
ｓｐ）、即ちこのデバイスがスイッチ・オンのときの当
該スイッチの抵抗値／単位平方面積である。電力ＭＯＳ
ＦＥＴ技術の最終目標は可能な限り固有オン抵抗を低減
させることである。これは便宜的な性能係数として１／
Ｒｓｐに帰着し、これを最大にしなければならない。Ｒ
ｓｐは半導体物質の特性に依存しており、その性能係数
を
【数１】 性能係数＝１／Ｒｓｐ〜＝ε* μ*
Ｅc3 と表すことができる。ただし、εは誘電体定数であり、
μはキャリアの移動度であり、Ｅｃはなだれ電界であ
り、Ｖはデバイスのブレークダウン電圧率である。表１
はいくつかの候補物質の特性のリストであり、図２は性
能係１／Ｒｓｐをプロットしたものである。
Ｅc3 と表すことができる。ただし、εは誘電体定数であり、
μはキャリアの移動度であり、Ｅｃはなだれ電界であ
り、Ｖはデバイスのブレークダウン電圧率である。表１
はいくつかの候補物質の特性のリストであり、図２は性
能係１／Ｒｓｐをプロットしたものである。
【００１１】
【表１】
【００１２】ガリウムひ素（ＧａＡｓ）及び炭化ケイ素
（ＳｉＣ）は、高電圧デバイスを作成する際に性能を少
なくとも１程度の値で改善する。しかし、ＧａＡｓ又は
ＳｉＣによるエンハンス・モードのＭＯＳＦＥＴを作成
することは、困難である。例えば、ＧａＡｓ技術は高品
質のゲ−ト絶縁体を発生する問題がある。従って、従来
技術の高電圧シリコンＭＯＳＦＥＴについてＭＯＳ入力
特性を改善した高電圧デバイスが望まれている。更に、
ＧａＡｓ及びＳｉＣが利用でき、高い性能が得られるＭ
ＯＳ入力特性を備えた高電圧デバイスを得ることも望ま
れている。
（ＳｉＣ）は、高電圧デバイスを作成する際に性能を少
なくとも１程度の値で改善する。しかし、ＧａＡｓ又は
ＳｉＣによるエンハンス・モードのＭＯＳＦＥＴを作成
することは、困難である。例えば、ＧａＡｓ技術は高品
質のゲ−ト絶縁体を発生する問題がある。従って、従来
技術の高電圧シリコンＭＯＳＦＥＴについてＭＯＳ入力
特性を改善した高電圧デバイスが望まれている。更に、
ＧａＡｓ及びＳｉＣが利用でき、高い性能が得られるＭ
ＯＳ入力特性を備えた高電圧デバイスを得ることも望ま
れている。
【００１３】本発明の好ましい実施例として、改良され
たＭＯＳ入力特性を有する高電圧デバイス１０を図３に
示す。低電圧（ＬＶ）ＭＯＳＦＥＴ１２をシリコンに作
成すると共に、これをＧａＡｓ又はＳｉＣに作成した高
電圧（ＨＶ）デプレーション・デバイス１４と直列接続
する。ＨＶデプレーション・デバイス１４はシリコンに
作成されたものてもよく、ＨＶデバイス１０が低入力容
量を有するという利点は、ＬＶ ＭＯＳＦＥＴ１２のた
めにそのまま保持されている。ＨＶデプレーション・デ
バイス１４はＪＦＥＴ、ＭＥＳＦＥＴ、ＭＯＳＦＥＴ、
ＳＩＴ又は他の適当なデバイスであってもよい。ＬＶ
ＭＯＳＦＥＴ１２のブレークダウン電圧はＨＶデプレー
ション・デバイス１４のデプレーションしきい値電圧よ
り高い。ＨＶゲ−ト１６をＬＶソース１８に接続する。
ＨＶソース２０をＬＶドレイン２２に接続する。ＨＶド
レイン２４をＶｄｄに接続してもよく、このＶｄｄは例
えば１２Ｖでもよい。ＬＶゲート２５はＨＶデバイス１
０の入力である。この直列の組合わせが、ＧａＡｓ及び
ＳｉＣの高い性能を有するＭＯＳ入力制御を可能にして
いる。
たＭＯＳ入力特性を有する高電圧デバイス１０を図３に
示す。低電圧（ＬＶ）ＭＯＳＦＥＴ１２をシリコンに作
成すると共に、これをＧａＡｓ又はＳｉＣに作成した高
電圧（ＨＶ）デプレーション・デバイス１４と直列接続
する。ＨＶデプレーション・デバイス１４はシリコンに
作成されたものてもよく、ＨＶデバイス１０が低入力容
量を有するという利点は、ＬＶ ＭＯＳＦＥＴ１２のた
めにそのまま保持されている。ＨＶデプレーション・デ
バイス１４はＪＦＥＴ、ＭＥＳＦＥＴ、ＭＯＳＦＥＴ、
ＳＩＴ又は他の適当なデバイスであってもよい。ＬＶ
ＭＯＳＦＥＴ１２のブレークダウン電圧はＨＶデプレー
ション・デバイス１４のデプレーションしきい値電圧よ
り高い。ＨＶゲ−ト１６をＬＶソース１８に接続する。
ＨＶソース２０をＬＶドレイン２２に接続する。ＨＶド
レイン２４をＶｄｄに接続してもよく、このＶｄｄは例
えば１２Ｖでもよい。ＬＶゲート２５はＨＶデバイス１
０の入力である。この直列の組合わせが、ＧａＡｓ及び
ＳｉＣの高い性能を有するＭＯＳ入力制御を可能にして
いる。
【００１４】ここで、図４を参照し、ＳｉＣに構築され
たＪＦＥＴを参照して、ＨＶデバイス１０を実施するた
めの好ましい構造を説明しよう。勿論、当該技術分野に
おいて習熟する者には他の構造も明らかであろう。例え
ば、ＳｉＣ又はＭＥＳＦＥＴの代わりにＧａＡｓを用い
てもよく、ＪＦＥＴの代わりにＭＯＳＦＥＴ又はＳＩＴ
を用いてもよい。ＨＶデプレーション・デバイス１４の
ドレイン電極３０は基板３２の一方の面に隣接して配置
されている。基板３２は、例えば、６Ｈ ＳｉＣからな
るものでもよい。基板３２の他方の面はドリフト領域３
４である。ｐ井戸３６はドリフト領域３４内に配置され
ている。ソース領域３８はソース電極４０の下のｐ井戸
３６の表面に配置されている。ゲート領域４４はゲート
電極４２の下のｐ井戸３６に配置されている。絶縁層４
６はドリフト領域３４からソース電極４０及びゲート電
極４２を絶縁している。
たＪＦＥＴを参照して、ＨＶデバイス１０を実施するた
めの好ましい構造を説明しよう。勿論、当該技術分野に
おいて習熟する者には他の構造も明らかであろう。例え
ば、ＳｉＣ又はＭＥＳＦＥＴの代わりにＧａＡｓを用い
てもよく、ＪＦＥＴの代わりにＭＯＳＦＥＴ又はＳＩＴ
を用いてもよい。ＨＶデプレーション・デバイス１４の
ドレイン電極３０は基板３２の一方の面に隣接して配置
されている。基板３２は、例えば、６Ｈ ＳｉＣからな
るものでもよい。基板３２の他方の面はドリフト領域３
４である。ｐ井戸３６はドリフト領域３４内に配置され
ている。ソース領域３８はソース電極４０の下のｐ井戸
３６の表面に配置されている。ゲート領域４４はゲート
電極４２の下のｐ井戸３６に配置されている。絶縁層４
６はドリフト領域３４からソース電極４０及びゲート電
極４２を絶縁している。
【００１５】ＬＶ ＭＯＳＦＥＴ１２のドレイン電極１
２０は半田層４８を介してＨＶデプレーション・デバイ
ス１４のソース電極４０に接続されている。ソース電極
４０にドレイン電極１２０を接続する他の方法、例えば
ワイヤ・ボンディングは、当該技術分野において習熟す
る者に明らかであろう。基板１２２はドレイン電極１２
０とドリフト領域１２４との間に配置されている。ｐ井
戸１３０はドリフト領域１２４の表面に配置されてい
る。ｎ＋領域１３４及びｐ＋領域１３６はｐ井戸１３０
の表面に配置されている。ゲート電極１４２は絶縁層１
３８によりドリフト領域１２４の表面から分離されてい
る。
２０は半田層４８を介してＨＶデプレーション・デバイ
ス１４のソース電極４０に接続されている。ソース電極
４０にドレイン電極１２０を接続する他の方法、例えば
ワイヤ・ボンディングは、当該技術分野において習熟す
る者に明らかであろう。基板１２２はドレイン電極１２
０とドリフト領域１２４との間に配置されている。ｐ井
戸１３０はドリフト領域１２４の表面に配置されてい
る。ｎ＋領域１３４及びｐ＋領域１３６はｐ井戸１３０
の表面に配置されている。ゲート電極１４２は絶縁層１
３８によりドリフト領域１２４の表面から分離されてい
る。
【００１６】ここで、図５ａ〜図５ｅを参照し、ＨＶデ
バイス１０のＨＶデプレーション・デバイス１４を形成
する好ましい方法を説明しよう。図５ａを参照すると、
基板３２はｎ+ ６Ｈ ＳｉＣからなるものでもよい。基
板３２上に５ミクロン程度の厚さでｎ型エピタキシャル
層を成長させてドリフト領域３４を形成する。ドリフト
領域３４はリンにより５×１０15／ｃｍ2 濃度にドープ
されてもよい。図５ｂを参照すると、マスキング物質層
５２、例えばフォトレジスト層をドリフト領域３４の表
面上に堆積し、かつパターン化して、ｐ井戸３６を形成
しようとするドリフト領域３４の部分を露出させる。２
×１０13／ｃｍ2 の濃度でホウ素をイオン打ち込みする
ことにより、ｐ井戸３６を形成する。ｐ井戸３６は２ミ
クロン程度の深さを有するものでもよい。次に、ｐ井戸
３６を約１５００℃で焼き鈍しすることができる。更
に、マスク層５２を除去する。
バイス１０のＨＶデプレーション・デバイス１４を形成
する好ましい方法を説明しよう。図５ａを参照すると、
基板３２はｎ+ ６Ｈ ＳｉＣからなるものでもよい。基
板３２上に５ミクロン程度の厚さでｎ型エピタキシャル
層を成長させてドリフト領域３４を形成する。ドリフト
領域３４はリンにより５×１０15／ｃｍ2 濃度にドープ
されてもよい。図５ｂを参照すると、マスキング物質層
５２、例えばフォトレジスト層をドリフト領域３４の表
面上に堆積し、かつパターン化して、ｐ井戸３６を形成
しようとするドリフト領域３４の部分を露出させる。２
×１０13／ｃｍ2 の濃度でホウ素をイオン打ち込みする
ことにより、ｐ井戸３６を形成する。ｐ井戸３６は２ミ
クロン程度の深さを有するものでもよい。次に、ｐ井戸
３６を約１５００℃で焼き鈍しすることができる。更
に、マスク層５２を除去する。
【００１７】図５ｃを参照すると、２×１０15／ｃｍ2
程度の濃度でリンをイオン打ち込みすることにより、絶
縁層３８を形成する。２×１０15／ｃｍ2 の濃度でホウ
素をイオン打ち込みすることにより、ゲ−ト領域４４を
形成する。２×１０13／ｃｍ 2 の濃度でリンをイオン打
ち込みすることにより、ｎ領域４３を形成する。次に、
ソース領域３８、ゲート領域４４、及びｎ領域４３を約
１５００℃で焼き鈍しする。
程度の濃度でリンをイオン打ち込みすることにより、絶
縁層３８を形成する。２×１０15／ｃｍ2 の濃度でホウ
素をイオン打ち込みすることにより、ゲ−ト領域４４を
形成する。２×１０13／ｃｍ 2 の濃度でリンをイオン打
ち込みすることにより、ｎ領域４３を形成する。次に、
ソース領域３８、ゲート領域４４、及びｎ領域４３を約
１５００℃で焼き鈍しする。
【００１８】次に、例えばＣＶＤにより絶縁層４６を５
０００Åの厚さに形成する。ここで図５ｄに示すよう
に、絶縁層４６をパターン化してエッチングし、ソース
領域３８及びゲート領域４４を露出させる。更に、導電
層５４を絶縁層４６の上に堆積する。導電層５４は、例
えば、ドープされた、又はドープされていない多結晶シ
リコンからなるものでもよい。次いで、図５ｅ示すよう
に、導電層５４をパターン化してエッチングし、ソース
電極４０及びゲート電極４２を形成させる。厚さ１μｍ
のアルミニウム層を基板３２の背面に堆積してドレイン
電極３０を形成する。
０００Åの厚さに形成する。ここで図５ｄに示すよう
に、絶縁層４６をパターン化してエッチングし、ソース
領域３８及びゲート領域４４を露出させる。更に、導電
層５４を絶縁層４６の上に堆積する。導電層５４は、例
えば、ドープされた、又はドープされていない多結晶シ
リコンからなるものでもよい。次いで、図５ｅ示すよう
に、導電層５４をパターン化してエッチングし、ソース
電極４０及びゲート電極４２を形成させる。厚さ１μｍ
のアルミニウム層を基板３２の背面に堆積してドレイン
電極３０を形成する。
【００１９】ここで、図６ａ〜図６ｅを参照してＬＶ
ＭＯＳＦＥＴ１２を形成する好ましい方法を説明しよ
う。図６ａを参照すると、基板１２２はｎ+ シリコンで
ある。基板１２２上にｎ型エピタキシャル層を厚さ４ミ
クロン程度に成長させてドリフト領域１２６を形成す
る。そのときに、ドリフト領域１２６は１×１０16／ｃ
ｍ 2 の濃度でリンによりドープされてもよい。次に、図
６ｂに示すように、ゲート酸化層（絶縁層）１３８を厚
さ５００Åに成長させて、ゲート酸化層１３８上に導電
層１４０を堆積させる。導電層１４０は、例えばドープ
された、又はドープされていない多結晶シリコンからな
るものでもよい。次いで、図６ｃに示すように、導電層
１４０及びゲート酸化層１３８をパターン化してエッチ
ングし、ゲ−ト電極１４２を形成させる。次いで、セル
フ・アライメントのｐ井戸１３０を、２×１０13／ｃｍ
2 の濃度でホウ素をイオン打ち込みすることにより、形
成してもよい。ｐ井戸１３０は深さが２ミクロン程度で
あってもよく、かつ約１１００℃で焼き鈍してもよい。
ＭＯＳＦＥＴ１２を形成する好ましい方法を説明しよ
う。図６ａを参照すると、基板１２２はｎ+ シリコンで
ある。基板１２２上にｎ型エピタキシャル層を厚さ４ミ
クロン程度に成長させてドリフト領域１２６を形成す
る。そのときに、ドリフト領域１２６は１×１０16／ｃ
ｍ 2 の濃度でリンによりドープされてもよい。次に、図
６ｂに示すように、ゲート酸化層（絶縁層）１３８を厚
さ５００Åに成長させて、ゲート酸化層１３８上に導電
層１４０を堆積させる。導電層１４０は、例えばドープ
された、又はドープされていない多結晶シリコンからな
るものでもよい。次いで、図６ｃに示すように、導電層
１４０及びゲート酸化層１３８をパターン化してエッチ
ングし、ゲ−ト電極１４２を形成させる。次いで、セル
フ・アライメントのｐ井戸１３０を、２×１０13／ｃｍ
2 の濃度でホウ素をイオン打ち込みすることにより、形
成してもよい。ｐ井戸１３０は深さが２ミクロン程度で
あってもよく、かつ約１１００℃で焼き鈍してもよい。
【００２０】図６ｄを参照すると、ここでも２×１０15
／ｃｍ2 程度の濃度でヒ素をイオン打ち込みすることに
より、ゲートのエッジにセルフ・アライメントを取って
ｎ＋領域１３４を形成することができる。ｐ＋領域１３
６を、２×１０15／ｃｍ2 の濃度でホウ素をイオン打ち
込みすることにより、形成することができる。次に、ｎ
＋領域１３４及びｐ＋領域１３６を約９００℃で焼き鈍
しする。
／ｃｍ2 程度の濃度でヒ素をイオン打ち込みすることに
より、ゲートのエッジにセルフ・アライメントを取って
ｎ＋領域１３４を形成することができる。ｐ＋領域１３
６を、２×１０15／ｃｍ2 の濃度でホウ素をイオン打ち
込みすることにより、形成することができる。次に、ｎ
＋領域１３４及びｐ＋領域１３６を約９００℃で焼き鈍
しする。
【００２１】最後に、図６ｅに示すように、厚さ１μｍ
のアルミニウム層を基板１２２上に堆積させて、ｐ井戸
（ドレイン電極）１３０を形成する。
のアルミニウム層を基板１２２上に堆積させて、ｐ井戸
（ドレイン電極）１３０を形成する。
【００２２】ＬＶ ＭＯＳＦＥＴ１２及びＨＶデプレー
ション・デバイス１４が形成されると、ＬＶ ＭＯＳＦ
ＥＴ１２のｐ井戸１３０をＨＶデプレーション・デバイ
ス１４のソース電極４０に電気的に接続する。これはい
くつかの方法で行うことができる。ＬＶ ＭＯＳＦＥＴ
１２及びＨＶデプレーション・デバイス１４は、図４に
示すように、ＨＶデプレーション・デバイス１４のソー
ス電極４０の半田のような電気的な導体層を堆積し、か
つＬＶ ＭＯＳＦＥＴ１２のｐ井戸１３０′を取り付け
ることにより、電気的に接続されてもよい。その他の例
は、２つのデバイスを並置してワイヤ・ボンディングす
るように、当該技術分野において習熟する者にとって明
らかであろう。次に、ＬＶ ＭＯＳＦＥＴ１２のソース
領域をＨＶデプレーション・デバイス１４のゲート電極
４２にワイヤ・ボンディングすることができる。
ション・デバイス１４が形成されると、ＬＶ ＭＯＳＦ
ＥＴ１２のｐ井戸１３０をＨＶデプレーション・デバイ
ス１４のソース電極４０に電気的に接続する。これはい
くつかの方法で行うことができる。ＬＶ ＭＯＳＦＥＴ
１２及びＨＶデプレーション・デバイス１４は、図４に
示すように、ＨＶデプレーション・デバイス１４のソー
ス電極４０の半田のような電気的な導体層を堆積し、か
つＬＶ ＭＯＳＦＥＴ１２のｐ井戸１３０′を取り付け
ることにより、電気的に接続されてもよい。その他の例
は、２つのデバイスを並置してワイヤ・ボンディングす
るように、当該技術分野において習熟する者にとって明
らかであろう。次に、ＬＶ ＭＯＳＦＥＴ１２のソース
領域をＨＶデプレーション・デバイス１４のゲート電極
４２にワイヤ・ボンディングすることができる。
【００２３】以上、いくつかの実施例を詳細に説明し
た。本発明の範囲は、説明したものと異なる実施例であ
っても、請求の範囲内に含まれるものと理解すべきであ
る。
た。本発明の範囲は、説明したものと異なる実施例であ
っても、請求の範囲内に含まれるものと理解すべきであ
る。
【００２４】実施例を参照して本発明を説明したが、こ
の説明は限定的な意味で解釈されることを意図するもの
ではない。実施例の種々の変更及び組合わせと共に、本
発明の他の実施例は、説明を参照すれば、当該技術分野
において習熟する者にとって明らかなものであろう。従
って、請求の範囲はこのような変更又は実施例を含むこ
とを意図するものである。
の説明は限定的な意味で解釈されることを意図するもの
ではない。実施例の種々の変更及び組合わせと共に、本
発明の他の実施例は、説明を参照すれば、当該技術分野
において習熟する者にとって明らかなものであろう。従
って、請求の範囲はこのような変更又は実施例を含むこ
とを意図するものである。
【００２５】以上の説明に関して更に以下の項を開示す
る。
る。
【００２６】（１）ＭＯＳ入力特性を有する高電圧デバ
イスにおいて、（ａ）第１の基板、第１のソース、第１
のドレイン、及び第１のゲ−トを有する低電圧ＭＯＳト
ランジスタと、（ｂ）第２の基板、第２のソース、第２
のドレイン、及び第２のゲ−トを有する高電圧トランジ
スタとを備え、前記低電圧ＭＯＳトランジスタのブレー
クダウン電圧が前記高電圧トランジスタのデプレーショ
ンしきい値電圧より高くなるように、前記第１のソース
を前記第２のゲ−トに接続し、かつ前記第１のドレイン
を前記第２のソースに接続したことを特徴とする高電圧
デバイス。
イスにおいて、（ａ）第１の基板、第１のソース、第１
のドレイン、及び第１のゲ−トを有する低電圧ＭＯＳト
ランジスタと、（ｂ）第２の基板、第２のソース、第２
のドレイン、及び第２のゲ−トを有する高電圧トランジ
スタとを備え、前記低電圧ＭＯＳトランジスタのブレー
クダウン電圧が前記高電圧トランジスタのデプレーショ
ンしきい値電圧より高くなるように、前記第１のソース
を前記第２のゲ−トに接続し、かつ前記第１のドレイン
を前記第２のソースに接続したことを特徴とする高電圧
デバイス。
【００２７】（２）前記高電圧トランジスタはデプレー
ション・モード・ジャンクション電界効果トランジスタ
を備えていることを特徴とする第１記載の高電圧デバイ
ス。
ション・モード・ジャンクション電界効果トランジスタ
を備えていることを特徴とする第１記載の高電圧デバイ
ス。
【００２８】（３）前記高電圧トランジスタはデプレー
ション・モードＭＯＳ電界効果トランジスタを備えてい
ることを特徴とする第１記載の高電圧デバイス。
ション・モードＭＯＳ電界効果トランジスタを備えてい
ることを特徴とする第１記載の高電圧デバイス。
【００２９】（４）前記高電圧トランジスタはデプレー
ション・モードＭＥＳＦＥＴトランジスタを備えている
ことを特徴とする第１記載の高電圧デバイス。
ション・モードＭＥＳＦＥＴトランジスタを備えている
ことを特徴とする第１記載の高電圧デバイス。
【００３０】（５）前記高電圧トランジスタはデプレー
ション・スタティク・インダクション・トランジスタを
備えていることを特徴とする第１記載の高電圧デバイ
ス。
ション・スタティク・インダクション・トランジスタを
備えていることを特徴とする第１記載の高電圧デバイ
ス。
【００３１】（６）前記第１の基板はシリコンを備え、
前記第２の基板はシリコンを備えていることを特徴とす
る第１記載の高電圧デバイス。
前記第２の基板はシリコンを備えていることを特徴とす
る第１記載の高電圧デバイス。
【００３２】（７）前記第１の基板はシリコンを備え、
前記第２の基板は炭化ケイ素を備えていることを特徴と
する第１記載の高電圧デバイス。
前記第２の基板は炭化ケイ素を備えていることを特徴と
する第１記載の高電圧デバイス。
【００３３】（８）前記第１の基板はシリコンを備え、
前記第２の基板はガリウムひ素を備えていることを特徴
とする第１記載の高電圧デバイス。
前記第２の基板はガリウムひ素を備えていることを特徴
とする第１記載の高電圧デバイス。
【００３４】（９）前記第１のソースを前記第２のゲ−
トにワイヤ・ボンディングし、かつ前記第１のドレイン
を前記第２のソースに半田付けしたことを特徴とする第
１０記載の高電圧デバイス。
トにワイヤ・ボンディングし、かつ前記第１のドレイン
を前記第２のソースに半田付けしたことを特徴とする第
１０記載の高電圧デバイス。
【００３５】（１０）エンハンスメント・モードＭＯＳ
入力特性を有する高電圧デバイスにおいて、（ａ）シリ
コン基板、第１のソース、第１のドレイン、及び第１の
ゲ−トを有するエンハンスメント・モードＭＯＳＦＥＴ
と、（ｂ）半導体基板、第２のソース、第２のドレイ
ン、及び第２のゲ−トを有する高電圧デプレーション・
モード・トランジスタと、（ｃ）前記第２のソースを前
記第１のドレインに接続する第１のボンディングと、
（ｄ）前記第２のゲ−トを前記第１のソースに接続し、
前記エンハンスメント・モードＭＯＳＦＥＴのブレーク
ダウン電圧が前記高電デプレーション・モード・トラン
ジスタのデプレーションしきい値電圧より高い第２のボ
ンディングとを備えている高電圧デバイス。
入力特性を有する高電圧デバイスにおいて、（ａ）シリ
コン基板、第１のソース、第１のドレイン、及び第１の
ゲ−トを有するエンハンスメント・モードＭＯＳＦＥＴ
と、（ｂ）半導体基板、第２のソース、第２のドレイ
ン、及び第２のゲ−トを有する高電圧デプレーション・
モード・トランジスタと、（ｃ）前記第２のソースを前
記第１のドレインに接続する第１のボンディングと、
（ｄ）前記第２のゲ−トを前記第１のソースに接続し、
前記エンハンスメント・モードＭＯＳＦＥＴのブレーク
ダウン電圧が前記高電デプレーション・モード・トラン
ジスタのデプレーションしきい値電圧より高い第２のボ
ンディングとを備えている高電圧デバイス。
【００３６】（１１）前記高電圧デプレーション・デバ
イスは電界効果トランジスタを備えていることを特徴と
する第１０記載の高電圧デバイス。
イスは電界効果トランジスタを備えていることを特徴と
する第１０記載の高電圧デバイス。
【００３７】（１２）前記高電圧デプレーション・デバ
イスはスタティク・インダクション・トランジスタを備
えていることを特徴とする第１０記載の高電圧デバイ
ス。
イスはスタティク・インダクション・トランジスタを備
えていることを特徴とする第１０記載の高電圧デバイ
ス。
【００３８】（１３）前記半導体基板は炭化ケイ素を備
えていることを特徴とする第１０記載の高電圧デバイ
ス。
えていることを特徴とする第１０記載の高電圧デバイ
ス。
【００３９】（１４）前記半導体基板はガリウムひ素を
備えていることを特徴とする第１０記載の高電圧デバイ
ス。
備えていることを特徴とする第１０記載の高電圧デバイ
ス。
【００４０】（１５）ＭＯＳ入力特性を有する高電圧デ
バイスの製造方法において、（ａ）シリコン基板、第１
のソース、第１のドレイン、及び第１のゲ−トを有する
低電圧ＭＯＳＦＥＴを形成するステップと、（ｂ）半導
体基板、第２のソース、第２のドレイン、及び第２のゲ
−トを有する高電圧デプレーション・モード・デバイス
を形成するステップであって、前記低電圧ＭＯＳＦＥＴ
のブレークダウン電圧が前記高電デプレーション・モー
ド・デバイスのデプレーションしきい値電圧より高いス
テップと、（ｃ）前記第１のドレインを前記第２のソー
スに接続するステップと、（ｄ）前記第１のソースを前
記第２のゲ−トに接続するステップとを備えていること
を特徴とする高電圧デバイスの製造方法。
バイスの製造方法において、（ａ）シリコン基板、第１
のソース、第１のドレイン、及び第１のゲ−トを有する
低電圧ＭＯＳＦＥＴを形成するステップと、（ｂ）半導
体基板、第２のソース、第２のドレイン、及び第２のゲ
−トを有する高電圧デプレーション・モード・デバイス
を形成するステップであって、前記低電圧ＭＯＳＦＥＴ
のブレークダウン電圧が前記高電デプレーション・モー
ド・デバイスのデプレーションしきい値電圧より高いス
テップと、（ｃ）前記第１のドレインを前記第２のソー
スに接続するステップと、（ｄ）前記第１のソースを前
記第２のゲ−トに接続するステップとを備えていること
を特徴とする高電圧デバイスの製造方法。
【００４１】（１６）前記高電圧デプレーション・デバ
イスは電界効果トランジスタを備えていることを特徴と
する第１５記載の高電圧デバイスの製造方法。
イスは電界効果トランジスタを備えていることを特徴と
する第１５記載の高電圧デバイスの製造方法。
【００４２】（１７）前記高電圧デプレーション・デバ
イスはスタティク・インダクション・トランジスタを備
えていることを特徴とする第１５記載の高電圧デバイス
の製造方法。 （１８）前記半導体基板は炭化ケイ素を備えていること
を特徴とする第１５記載の高電圧デバイスの製造方法。
イスはスタティク・インダクション・トランジスタを備
えていることを特徴とする第１５記載の高電圧デバイス
の製造方法。 （１８）前記半導体基板は炭化ケイ素を備えていること
を特徴とする第１５記載の高電圧デバイスの製造方法。
【００４３】（１９）前記半導体基板はガリウムひ素を
備えていることを特徴とする第１５記載の高電圧デバイ
スの製造方法。
備えていることを特徴とする第１５記載の高電圧デバイ
スの製造方法。
【００４４】（２０）前記第１のドレインを前記第２の
ソースに接続するステップは前記第１のドレインを前記
第２のゲ−トに半田付けするステップを備え、かつ前記
第１のソースを前記第２のゲ−トに接続するステップは
前記第１のソースを前記第２のゲ−トにワイヤ・ボンデ
ィングするステップを備えていることを特徴とする第１
５記載の高電圧デバイスの製造方法。
ソースに接続するステップは前記第１のドレインを前記
第２のゲ−トに半田付けするステップを備え、かつ前記
第１のソースを前記第２のゲ−トに接続するステップは
前記第１のソースを前記第２のゲ−トにワイヤ・ボンデ
ィングするステップを備えていることを特徴とする第１
５記載の高電圧デバイスの製造方法。
【００４５】（２１）ＭＯＳ入力特性を有する高電圧デ
バイス（１０）。ソース（１８）、ドレイン（２２）、
及びゲ−ト（２５）を有する低電圧ＭＯＳトランジスタ
（１２）が提供される。更に、ソース（２０）、ドレイ
ン（２４）、及びゲ−ト（１６）を有する高電圧トラン
ジスタ（１４）が提供される。前記低電圧ＭＯＳトラン
ジスタ（１２）の前記ソース（１８）を前記高電圧トラ
ンジスタ（１４）のゲ−ト（１６）に接続する。前記低
電圧ＭＯＳトランジスタ（１２）の前記ドレイン（２
２）を前記高電圧トランジスタ（１４）の前記ソース
（２０）に接続する。前記低電圧ＭＯＳトランジスタ
（１２）はシリコン基板を備えてたものでもよく、また
前記高電圧トランジスタ（１４）の前記基板はシリコ
ン、炭化ケイ素、又はガリウムひ素を備えたものでもよ
い。
バイス（１０）。ソース（１８）、ドレイン（２２）、
及びゲ−ト（２５）を有する低電圧ＭＯＳトランジスタ
（１２）が提供される。更に、ソース（２０）、ドレイ
ン（２４）、及びゲ−ト（１６）を有する高電圧トラン
ジスタ（１４）が提供される。前記低電圧ＭＯＳトラン
ジスタ（１２）の前記ソース（１８）を前記高電圧トラ
ンジスタ（１４）のゲ−ト（１６）に接続する。前記低
電圧ＭＯＳトランジスタ（１２）の前記ドレイン（２
２）を前記高電圧トランジスタ（１４）の前記ソース
（２０）に接続する。前記低電圧ＭＯＳトランジスタ
（１２）はシリコン基板を備えてたものでもよく、また
前記高電圧トランジスタ（１４）の前記基板はシリコ
ン、炭化ケイ素、又はガリウムひ素を備えたものでもよ
い。
【図１】シリコンに構築した従来技術の垂直ＭＯＳＦＥ
Ｔの横断面図。
Ｔの横断面図。
【図２】種々の物質についての１／Ｒｓｐ特性をプロッ
トした図。
トした図。
【図３】本発明による高電圧デバイスの概略図。
【図４】本発明による高電圧デバイスの横断面図。
【図５】本発明による高電圧デプレーション・デバイス
の製作状態を示す横断面図。
の製作状態を示す横断面図。
【図６】本発明による低電圧ＭＯＳＦＥＴの製作状態を
示す横断面図。
示す横断面図。
１０ 高電圧（ＨＶ）デバイス １２ 低電圧（ＬＶ） ＭＯＳＦＥＴ １４ ＨＶデプレーション・デバイス １６ ＨＶゲ−ト １８ ＬＶソース ２０ ＨＶソース ２２ ＬＶドレイン ２４ ＨＶドレイン ２５ ＬＶゲート ３０、１２０ ドレイン電極 ３２、１２２ 基板 ３４、１２４ ドリフト領域 ３６ ｐ井戸 ３８ ソース領域 ４０ ソース電極 ４２、１４２ ゲート電極 ４４ ゲート領域 ４６ 絶縁層 ４８ 半田層 １３０ ｐ井戸 １３４ ｎ＋領域 １３６ ｐ＋領域 １３８ ゲート酸化層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9473−5Ｊ Ｈ０３Ｋ 17/687 Ａ
Claims (2)
- 【請求項１】 ＭＯＳ入力特性を有する高電圧デバイス
において、 （ａ）第１の基板、第１のソース、第１のドレイン、及
び第１のゲ−トを有する低電圧ＭＯＳトランジスタと、 （ｂ）第２の基板、第２のソース、第２のドレイン、及
び第２のゲ−トを有する高電圧トランジスタと を備え、前記低電圧ＭＯＳトランジスタのブレークダウ
ン電圧が前記高電圧トランジスタのデプレーションしき
い値電圧より高くなるように、前記第１のソースを前記
第２のゲ−トに接続し、かつ前記第１のドレインを前記
第２のソースに接続したことを特徴とする高電圧デバイ
ス。リウムを備えていることを特徴とする高電圧デバイ
ス。 - 【請求項２】 ＭＯＳ入力特性を有する高電圧デバイス
の製造方法において、 （ａ）シリコン基板、第１のソース、第１のドレイン、
及び第１のゲ−トを有する低電圧ＭＯＳＦＥＴを形成す
るステップと、 （ｂ）半導体基板、第２のソース、第２のドレイン、及
び第２のゲ−トを有する高電圧デプレーション・モード
・デバイスを形成するステップであって、前記低電圧Ｍ
ＯＳＦＥＴのブレークダウン電圧が前記高電圧デプレー
ション・モード・デバイスのデプレーションしきい値電
圧より高いステップと、 （ｃ）前記第１のドレインを前記第２のソースに接続す
るステップと、 （ｄ）前記第１のソースを前記第２のゲ−トに接続する
ステップと を備えていることを特徴とする高電圧デバイスの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2128993A | 1993-02-22 | 1993-02-22 | |
| US021289 | 1993-02-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106573A true JPH07106573A (ja) | 1995-04-21 |
Family
ID=21803389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6022856A Pending JPH07106573A (ja) | 1993-02-22 | 1994-02-21 | 高電圧デバイス及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5406096A (ja) |
| JP (1) | JPH07106573A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231820A (ja) * | 2001-01-30 | 2002-08-16 | Sanyo Electric Co Ltd | パワー半導体装置及び半導体装置の製造方法 |
| JP2005175477A (ja) * | 2003-12-05 | 2005-06-30 | Internatl Rectifier Corp | Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法 |
| JP2006351691A (ja) * | 2005-06-14 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| WO2012137860A1 (ja) * | 2011-04-08 | 2012-10-11 | シャープ株式会社 | 半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 |
| JP2012222360A (ja) * | 2011-04-11 | 2012-11-12 | Internatl Rectifier Corp | Ｉｉｉ−ｖ族トランジスタとｉｖ族横型トランジスタを含む積層複合デバイス |
| JP2012227966A (ja) * | 2011-04-08 | 2012-11-15 | Sharp Corp | 半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 |
| JP2013206942A (ja) * | 2012-03-27 | 2013-10-07 | Sharp Corp | 半導体装置 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861159B2 (en) * | 1992-03-27 | 2005-03-01 | The Louis Berkman Company | Corrosion-resistant coated copper and method for making the same |
| US5612547A (en) * | 1993-10-18 | 1997-03-18 | Northrop Grumman Corporation | Silicon carbide static induction transistor |
| DE19610135C1 (de) * | 1996-03-14 | 1997-06-19 | Siemens Ag | Elektronische Einrichtung, insbesondere zum Schalten elektrischer Ströme, für hohe Sperrspannungen und mit geringen Durchlaßverlusten |
| US5753938A (en) * | 1996-08-08 | 1998-05-19 | North Carolina State University | Static-induction transistors having heterojunction gates and methods of forming same |
| US6310385B1 (en) * | 1997-01-16 | 2001-10-30 | International Rectifier Corp. | High band gap layer to isolate wells in high voltage power integrated circuits |
| DE19943785A1 (de) | 1998-09-25 | 2000-03-30 | Siemens Ag | Elektronische Schalteinrichtung mit mindestens zwei Halbleiterbauelementen |
| US6234292B1 (en) * | 1999-08-04 | 2001-05-22 | Interroll Holding Ag | Pallet retainer for a conveyor |
| US6369408B1 (en) * | 1999-10-06 | 2002-04-09 | Agere Systems Guardian Corp. | GaAs MOSFET having low capacitance and on-resistance and method of manufacturing the same |
| US6303508B1 (en) * | 1999-12-16 | 2001-10-16 | Philips Electronics North America Corporation | Superior silicon carbide integrated circuits and method of fabricating |
| US6407014B1 (en) | 1999-12-16 | 2002-06-18 | Philips Electronics North America Corporation | Method achieving higher inversion layer mobility in novel silicon carbide semiconductor devices |
| US6458640B1 (en) | 2001-06-04 | 2002-10-01 | Anadigics, Inc. | GaAs MESFET having LDD and non-uniform P-well doping profiles |
| DE10135835C1 (de) * | 2001-07-23 | 2002-08-22 | Siced Elect Dev Gmbh & Co Kg | Schalteinrichtung zum Schalten bei einer hohen Betriebsspannung |
| US7239020B2 (en) * | 2004-05-06 | 2007-07-03 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Multi-mode integrated circuit structure |
| US7202528B2 (en) * | 2004-12-01 | 2007-04-10 | Semisouth Laboratories, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
| US7820511B2 (en) | 2004-07-08 | 2010-10-26 | Semisouth Laboratories, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
| GB2419048A (en) * | 2004-10-06 | 2006-04-12 | Vetco Gray Controls Ltd | A high-temperature cascode power switch |
| US20060098363A1 (en) * | 2004-11-09 | 2006-05-11 | Fultec Semiconductors, Inc. | Integrated transient blocking unit compatible with very high voltages |
| US8866190B2 (en) * | 2005-06-14 | 2014-10-21 | International Rectifler Corporation | Methods of combining silicon and III-nitride material on a single wafer |
| KR100807980B1 (ko) | 2006-11-27 | 2008-02-28 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US7772620B2 (en) * | 2008-07-25 | 2010-08-10 | Suvolta, Inc. | Junction field effect transistor using a silicon on insulator architecture |
| US8390362B2 (en) | 2010-08-10 | 2013-03-05 | Infineon Technologies Ag | Low-power, high-voltage integrated circuits |
| US9007117B2 (en) * | 2013-08-02 | 2015-04-14 | Infineon Technologies Dresden Gmbh | Solid-state switching device having a high-voltage switching transistor and a low-voltage driver transistor |
| US9263432B2 (en) * | 2014-05-06 | 2016-02-16 | Macronix International Co., Ltd. | High voltage semiconductor device and method for manufacturing the same |
| JP6769458B2 (ja) | 2017-07-26 | 2020-10-14 | 株式会社デンソー | 半導体装置 |
| JP7024688B2 (ja) | 2018-11-07 | 2022-02-24 | 株式会社デンソー | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3244948A (en) * | 1959-09-30 | 1966-04-05 | Hughes Aircraft Co | Bonds for oxidized materials |
| JPS5940300B2 (ja) * | 1976-12-08 | 1984-09-29 | 三菱電機株式会社 | 静電誘導形スイツチング素子 |
| EP0042693B1 (en) * | 1980-06-21 | 1985-03-27 | LUCAS INDUSTRIES public limited company | Semi-conductor power device assembly and method of manufacture thereof |
| US4595847A (en) * | 1983-10-20 | 1986-06-17 | Telmos, Inc. | Bi-directional high voltage analog switch having source to source connected field effect transistors |
| JPH02102569A (ja) * | 1988-10-12 | 1990-04-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1994
- 1994-02-09 US US08/194,771 patent/US5406096A/en not_active Expired - Lifetime
- 1994-02-21 JP JP6022856A patent/JPH07106573A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231820A (ja) * | 2001-01-30 | 2002-08-16 | Sanyo Electric Co Ltd | パワー半導体装置及び半導体装置の製造方法 |
| JP2005175477A (ja) * | 2003-12-05 | 2005-06-30 | Internatl Rectifier Corp | Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法 |
| JP2009111426A (ja) * | 2003-12-05 | 2009-05-21 | Internatl Rectifier Corp | Ｉｉｉ族窒化物モノリシックパワーｉｃの構造及びその製造方法 |
| US9142637B2 (en) | 2003-12-05 | 2015-09-22 | International Rectifier Corporation | III-nitride monolithic IC |
| JP2006351691A (ja) * | 2005-06-14 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP4645313B2 (ja) * | 2005-06-14 | 2011-03-09 | 富士電機システムズ株式会社 | 半導体装置 |
| WO2012137860A1 (ja) * | 2011-04-08 | 2012-10-11 | シャープ株式会社 | 半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 |
| JP2012227966A (ja) * | 2011-04-08 | 2012-11-15 | Sharp Corp | 半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 |
| JP2012227919A (ja) * | 2011-04-08 | 2012-11-15 | Sharp Corp | 半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 |
| US9590617B2 (en) | 2011-04-08 | 2017-03-07 | Sharp Kabushiki Kaisha | Semiconductor device, and inverter, converter and power conversion device employing the same |
| JP2012222360A (ja) * | 2011-04-11 | 2012-11-12 | Internatl Rectifier Corp | Ｉｉｉ−ｖ族トランジスタとｉｖ族横型トランジスタを含む積層複合デバイス |
| JP2013206942A (ja) * | 2012-03-27 | 2013-10-07 | Sharp Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5406096A (en) | 1995-04-11 |
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