FR2570545A1 - Dispositif a semi-conducteur a resistance enterree - Google Patents
Dispositif a semi-conducteur a resistance enterree Download PDFInfo
- Publication number
- FR2570545A1 FR2570545A1 FR8513745A FR8513745A FR2570545A1 FR 2570545 A1 FR2570545 A1 FR 2570545A1 FR 8513745 A FR8513745 A FR 8513745A FR 8513745 A FR8513745 A FR 8513745A FR 2570545 A1 FR2570545 A1 FR 2570545A1
- Authority
- FR
- France
- Prior art keywords
- layer
- type
- substrate
- wafer
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 14
- 238000000926 separation method Methods 0.000 claims abstract description 13
- 238000009413 insulation Methods 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract 1
- 230000010354 integration Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
DISPOSITIF A SEMI-CONDUCTEUR A RESISTANCE ENTERREE, REALISE EN FAISANT CROITRE, SUR UN SUBSTRAT 1 DE SILICIUM MONOCRISTALLIN DE TYPE P, UNE COUCHE EPITAXIALE 2 DE SILICIUM DOPE AVEC UNE IMPURETE DE TYPE N ET EN ISOLANT UNE PORTION DE CETTE COUCHE AU MOYEN D'UNE REGION D'ISOLATION 3 DE TYPE P, ETENDUE DU SUBSTRAT 1 JUSQU'A LA SURFACE DE LA COUCHE EPITAXIALE 2. SUR LA SURFACE DE LA COUCHE EPITAXIALE, DANS LA ZONE DELIMITEE PAR LA REGION D'ISOLATION, DEUX BORNES CONVENABLEMENT ESPACEES SONT APPLIQUEES. DANS LA PARTIE DE LA COUCHE EPITAXIALE ENTRE LES DEUX BORNES, SONT DISPOSEES DEUX REGIONS DE SEPARATION 5, 6 QUI S'ETENDENT DANS LA COUCHE A PARTIR DE LA SURFACE ET ENTRE LESQUELLES UNE REGION ENTERREE 4 S'ETEND A PARTIR DU SUBSTRAT, SANS ETRE EN CONTACT AVEC ELLES. CES TROIS REGIONS SONT DE TYPE P, ONT UNE FORME ALLONGEE ET SONT LIMITEES AUX EXTREMITES PAR LA REGION D'ISOLATION 3.
Description
La présente invention concerne des dispositifs à semicon-
ducteur à "résistance enterrée", en particulier ceux qui sont utilisables dans des circuits intégrés comme résistances de valeur élevée et d'encombrement minime ou comme générateurs de courant constant.
De tels dispositifs, également appelés dispositifs à "ré-
sistance tunnel" dans la littérature technique, sont normalement
réalisés en faisant croître, sur un substrat de silicium mono-
cristallin d'un premier type de conductivité, en général P, une couche épitaxiale d'un second type de conductivité, N, et en
isolant une partie de cette couche au moyen d'une région d'iso-
lation, étendue depuis le substrat jusqu'à la surface de la
couche épitaxiale et ayant une conductivité du premier type.
Sur la surface de la couche épitaxiale, dans la zone délimitée
par la région d'isolation, sont appliquées deux bornes convena-
blement espacées l'une de l'autre.
La résistivité et l'épaisseur de la couche épitaxiale et la distance entre les bornes déterminent la valeur de la résistance électrique totale entre les deux bornes, lorsqu'une tension est
2C appliquée à celles-ci.
Lorsque la tension appliquée augmente, la valeur de la résistance reste constante, avec une relation qui est par suite de type ohmique entre la tension et le courant qui passe dans
le dispositif, jusqu'à une valeur de seuil de la tension, au-
delà de laquelle, lorsque la tension augmente, le courant reste
par contre constant dans le dispositif, qui sert donc de géné-
rateur de courant constant.
Cela se produit parce qu'il se crée, dans la couche épi-
taxiale, à la jonction avec le substrat qui est maintenu à un
potentiel de référence, une région d'appauvrissement des por-
teurs majoritaires, d'autant plus étendue que la tension
2 2570545
appliquée est forte, surtout dans la région sous-jacente à la
borne dont le potentiel est le plus élevé.
Lorsqu'une valeur de seuil de la tension VPINCH' corres-
pondant à l'état d'appauvrissement complet de la couche épita-
xiale, est atteinte, le courant dans le dispositif ne peut plus être augmenté, ce qui fait qu'il reste constant tandis que la
tension appliquée augmente.
Le but de la présente invention est de réaliser un dis-
positif à semi-conducteur à résistance enterrée, utilisable dans des circuits intégrés, qui permette d'obtenir, en comparaison des
dispositifs connus, des valeurs de résistance plus élevées à éga-
lité de surface d'intégration, sans que cela nécessite des phases
supplémentaires de traitement pour sa réalisation.
Avec un tel dispositif, on a cherché en outre à abaisser le seuil des valeurs de tension pour lesquelles un dispositif à résistance enterrée se comporte comme un générateur de courant constant. A cet effet le dispositif à semi-conducteur à résistance enterrée suivant la présente invention, comportant deux bornes ", "-" formé dans une plaquette de matière semi-conductrice, comprenant un substrat d'un premier type de conductivité P délimité par une première surface principale de la plaquette, une couche d'un second type de conductivité N disposée sur le substrat et délimitée par une seconde surface principale de la plaquette, deux zones de contact, sur lesquelles sont formées les deux bornes "+"',"", étant définies dans la partie superficielle de cette couche, une région d'isolation du premier type de conductivité P+,
qui s'étend du substrat à la seconde surface principale de la pla-
quette et délimite une portion de la couche étendue du substrat à la seconde surface de la plaquette et comprenant les deux zones de contact des bornes est caractérisé en ce qu'il est disposé, dans la partie de la couche entre les deux zones de contact, au moins deux régions de séparation du premier type de conductivité P+ s'étendant de la seconde surface principale de la plaquette dans la couche, régions entre lesquelles une région enterrée du premier type de conductivité P+ s'étend, sans être en
contact avec elles, à partir du substrat dans une mesure pré-
établie, ces régions de séparation et cette région enterrée ayant une forme allongée et étant délimitées à leurs extrémités
par la région d'isolation.
L'invention pourra être mieux comprise à l'aide de la
description détaillée qui suit, donnée à seul titre d'exemple et,
par suite, non limitative, en référence aux dessins annexés dans lesquels: la figure 1 est une vue en coupe verticale, à échelle
agrandie, d'un dispositif à résistance enterrée suivant l'in-
vention. La figure 2 est une vue en plan du même dispositif, faite
avec le même rapport d'agrandissement.
Sur les dessins, les mêmes lettres et numéros de référence
ont été utilisés pour désigner les parties correspondantes.
Comme on peut le voir sur la figure 1, un dispositif
suivant l'invention est formé sur un substrat de silicium mono-
cristallin, désigné par 1, dopé avec une impureté de type P, par exemple le bore, substrat sur lequel on a fait croître une couche épitaxiale 2 de silicium, dopée avec une impureté de type N, par
exemple le phosphore. Dans la partie superficielle de cette cou-
che sont définies deux zones de contact à concentration plus élevée d'impureté (indiquée sur la figure 1 par le symbole N+), su lesquelles il est formé deux bornes métalliques, désignées par
"+" et "-", toutes deux en contact ohmique avec la couche épita-
xiale 2 par l'intermédiaire des zones de contact sous-jacentes.
Comme on l'a représenté sur les fig. 1 et 2, une région d'isolation 3, étendue du substrat à la surface de la couche épitaxiale, renferme une portion de cette couche dont la partie
superficielle comprend les deux zones de contact des bornes.
Cette région d'isolation 3 a été formée dans la couche épitaxiale 2 par une première opération d'implantation ionique d'impureté de type P à concentration élevée dans des zones pré-établies du substrat, puis de diffusion de cette impureté dans la couche épitaxiale pendant la croissance de celle-ci, et par une seconde opération, effectuée après l'achèvement de la croissance de la couche épitaxiale et consistant à déposer une impureté de type P à concentration élevée dans des zones de
la surface de cette couche correspondant aux zones de l'implan-
tation précédente et à diffuser cette impureté à l'intérieur de
la couche épitaxiale.
2570545-
les paramètres opératoires sont choisis de manière à obte-
nir la réunion des zones de diffusion a partir du substrat et de la surface de la couche épitaxiale en une unique région d'isolation à concentration élevée P+ d'impureté de type P. Sur la fig. 1, la zone de superposition des diffusions
est indiquée par une ligne de tirets.
Dans la partie de la couche épitaxiale entre les deux zones de contact des bornes est située une région enterrée 4 ayant une conductivité de type P, qui s'étend dans la couche épitaxiale
2 à partir du substrat 1.
Cette région enterrée a une forme allongée et est délimi-
tée, à ses extrémités, par la région d'isolation 3. Elle a été réalisée par utilisation des mêmes phases opératoires que celles de la première opération de formation de la région d'isolement 3,
c'est-à-dire en implantant, dans une zone pré-établie du subs-
trat, une impureté de type P, ensuite diffusée dans la couche 2
pendant la croissance épitaxiale de celle-ci.
Dans la partie de la couche épitaxiale entre les deux zones de contact des bornes, il est également formé deux régions de séparation 5 et 6, ayant une conductivité de type P, qui s'étendent dans la couche épitaxiale 2 à partir de la surface de celle-ci. Ces régions de séparation ont une forme allongée et sont délimitée aux extrémités par la région d'isolation 3. Elles sont formées de telle manière que la région enterrée 4 s'étende
en partie entre elles, sans toutefois être en contact avec elles.
Les régions de séparation 5 et 6 ont été réalisées par
utilisation des mêmes phases opératoires que celles de la secon-
de opération de formation de la région d'isolation 3, c'est-à-
dire en déposant, dans des zones pré-établies de la surface de la couche épitaxiale, une impureté de type P et en la diffusant
dans cette couche.
A partir de la description précédente de la structure d'un
dispositif suivant l'invention et du procédé appliqué pour
réaliser cette structure, les avantages de l'invention appa-
raissent manifestement. Le fait que les régions de séparation et 6 alternent avec la région enterrée 4 détermine une réduc-
tion très importante de l'"épaisseur utile" de la couche épi-
taxiale, dont l'épaisseur effective est par contre imposée par le procédé de réalisation du circuit intégré entier dans lequel le dispositif est compris. Cette réduction d'épaisseur utile, en combinaison avec un allongement de la longueur moyenne du parcours des porteurs de charge entre une borne et l'autre,
permet d'obtenir des valeurs de résistance plus élevées, à éga-
lité de surface d'intégration.
D'autre part, le fait que ces régions de séparation 5, 6 et la région enterrée 4 s'étendent dans la couche épitaxiale 2 permet d'obtenir l'appauvrissement complet de la couche, ce qui détermine un comportement de générateur de courant constant du dispositif, à une valeur de seuil de la tension appliquée entre o10 les deux bornes qui est inférieure à celle qui est nécessaire pour le dispositif connu décrit, à égalité de valeurs du courant généré. Particulièrement important est le fait que la réalisation d'un dispositif suivant l'invention ne nécessite aucune phase
opératoire supplémentaire par rapport à celles qui sont néces-
saires pour un dispositif de la technique connue: en effet, les régions de séparation et la région enterrée sont formées par utilisation des mêmes phases opératoires qui aboutissent
à la formation de la région d'isolement.
Eu égard au fait qu'il a été représenté et décrit un seul
exemple d'exécution de l'invention, il est évident que de nom-
breuses variantes sont possibles, sans que l'on s'écarte pour autant du cadre de l'invention. Par exemple, on peut utiliser un plus grand nombre de régions de séparation et de régions
enterrées, pourvu qu'elles soient encore alternées entre elles.
Claims (3)
1. Dispositif à semiconducteur à résistance enterrée, compor-
tant deux bornes ("+", "-"), formé dans une plaquette de matière semiconductrice, comprenant un substrat (1) d'un premier type de conductivité (P) délimité par une première surface principale de la plaquette, une couche (2) d'un second type de conductivité (N) disposée sur le substrat (1) et délimitée par une seconde surface principale de la plaquette, deux zones de contact, sur lesquelles sont forméesles deux bornes ("+", 11"-"), étant définies dans la partie superficielle de cette couche (2), une région d'isolation
(3) du premier type de conductivité (P+), qui s'étend du subs-
trat (1) à la seconde surface principale de la plaquette et délimite une portion de la couche 2 étendue du substrat (1) à la seconde surface de la plaquette et comprenant les deux zones de contact des bornes ("+", 11"-"), caractérisé en ce qu'il est disposé, dans la partie de la couche (2) entre les deux zones de contact, au moins deux régions de séparation (5, 6) du premier type de conductivité (P+), s'étendant de la seconde surface principale de la plaquette dans la couche (2), régions entre
lesquelles une région enterrée (4) du premier type de conduc-
tivité (P4) s'étend, sans être en contact avec elles, à partir du substrat (1) dans une mesure pré-établie, ces régions de séparation (5, 6) et cette région enterrée (4) ayant une forme allongée et étant délimitées à leurs extrémités par la région
d'isolation (3).
2. Dispositif selon la revendication 1, caractérisé en ce
qu'il est compris dans un circuit intégré monolithiquement.
3. Procédé pour la fabrication d'un dispositif selon la reven-
dication 1, dans lequel la couche (2) du second type de conduc-
tivité (N) est formée par croissance épitaxiale sur le substrat (1) et la région d'isolation (3) est formée dans cette couche (2) par une première opération d'implantation ionique d'impureté du premier type de conductivité (P+) dans des zones pré-établies du substrat (1) avant la croissance de la couche épitaxiale (2) et de diffusion de cette impureté dans la couche (2) pendant la croissance épitaxiale de celle-ci, et par une seconde opération de dépôt d'impureté du premier type de conductivité (P+) dans des zones pré-établies de la seconde surface principale de la plaquette qui délimite la couche-(2), et de diffusion de cette impureté dans la couche (2), caractérisé en ce que la région enterrée (4) et les régions de séparation (59 6) sont formées
en utilisant respectivement les phases opératoires de la premiè-
re et de la seconde opérations par lesquelles est formée la région d'isolation (3)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8422688A IT1213217B (it) | 1984-09-17 | 1984-09-17 | Dispositivo a semiconduttore a resistenza sepolta. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2570545A1 true FR2570545A1 (fr) | 1986-03-21 |
Family
ID=11199263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8513745A Withdrawn FR2570545A1 (fr) | 1984-09-17 | 1985-09-17 | Dispositif a semi-conducteur a resistance enterree |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4663647A (fr) |
| JP (1) | JPS6174361A (fr) |
| DE (1) | DE3533005A1 (fr) |
| FR (1) | FR2570545A1 (fr) |
| GB (1) | GB2166588B (fr) |
| IT (1) | IT1213217B (fr) |
| SE (1) | SE500944C2 (fr) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610079A (en) * | 1995-06-19 | 1997-03-11 | Reliance Electric Industrial Company | Self-biased moat for parasitic current suppression in integrated circuits |
| US6100153A (en) * | 1998-01-20 | 2000-08-08 | International Business Machines Corporation | Reliable diffusion resistor and diffusion capacitor |
| DE102006034589B4 (de) * | 2006-07-26 | 2008-06-05 | Siemens Ag | Strom begrenzende Halbleiteranordnung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771164A (en) * | 1980-10-22 | 1982-05-01 | Fujitsu Ltd | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1155578A (en) * | 1965-10-08 | 1969-06-18 | Sony Corp | Field Effect Transistor |
| GB1226899A (fr) * | 1968-07-17 | 1971-03-31 | ||
| JPS509635B1 (fr) * | 1970-09-07 | 1975-04-14 | ||
| JPS6048765B2 (ja) * | 1977-12-19 | 1985-10-29 | 日本電気株式会社 | 定電圧半導体集積回路 |
-
1984
- 1984-09-17 IT IT8422688A patent/IT1213217B/it active
-
1985
- 1985-09-11 SE SE8504204A patent/SE500944C2/sv unknown
- 1985-09-16 DE DE19853533005 patent/DE3533005A1/de not_active Withdrawn
- 1985-09-17 JP JP60205168A patent/JPS6174361A/ja active Pending
- 1985-09-17 FR FR8513745A patent/FR2570545A1/fr not_active Withdrawn
- 1985-09-17 GB GB08522907A patent/GB2166588B/en not_active Expired
- 1985-09-23 US US06/779,091 patent/US4663647A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771164A (en) * | 1980-10-22 | 1982-05-01 | Fujitsu Ltd | Semiconductor device |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN, vol. 6, no. 147 (E-123)[1025], 6 août 1982; & JP-A-57 71 164 (FUJITSU K.K.) 01-05-1982 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6174361A (ja) | 1986-04-16 |
| IT8422688A0 (it) | 1984-09-17 |
| GB8522907D0 (en) | 1985-10-23 |
| GB2166588B (en) | 1987-12-09 |
| SE500944C2 (sv) | 1994-10-03 |
| US4663647A (en) | 1987-05-05 |
| SE8504204D0 (sv) | 1985-09-11 |
| GB2166588A (en) | 1986-05-08 |
| SE8504204L (sv) | 1986-03-18 |
| IT1213217B (it) | 1989-12-14 |
| DE3533005A1 (de) | 1986-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2744836A1 (fr) | Substrat epitaxial a concentration progressive pour dispositif a semi-conducteurs a diffusion par resurf | |
| FR2494499A1 (fr) | Structure plane pour dispositifs semi-conducteurs a haute tension | |
| FR2797094A1 (fr) | Procede de fabrication de composants unipolaires | |
| FR2477771A1 (fr) | Procede pour la realisation d'un dispositif semiconducteur a haute tension de blocage et dispositif semiconducteur ainsi realise | |
| FR2569495A1 (fr) | Procede pour la fabrication de dispositifs a semi-conducteur comportant des jonctions planaires a concentration de charge variable et a tres haute tension de rupture | |
| FR2581252A1 (fr) | Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation | |
| FR2481518A1 (fr) | Procede de realisation d'un dispositif semiconducteur comportant des transistors a effet de champ complementaires | |
| FR2460040A1 (fr) | Procede pour realiser une diode schottky a tenue en tension amelioree | |
| FR3012256A1 (fr) | Composant de puissance vertical haute tension | |
| EP0581625B1 (fr) | Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant | |
| FR2635413A1 (fr) | Procede de fabrication pour un dispositif metal-oxyde-semiconducteur | |
| FR2465316A1 (fr) | Dispositifs semi-conducteurs pourvus d'elements semi-conducteurs complementaires et procede de fabrication d'un dispositif semi-conducteur compose | |
| FR2767967A1 (fr) | Composant transistor | |
| EP1483793B1 (fr) | Diode schottky de puissance a substrat sicoi, et procede de realisation d'une telle diode | |
| FR2468208A1 (fr) | Dispositif semiconducteur avec une diode zener | |
| FR2488734A1 (fr) | Diode zener et procede pour la fabriquer | |
| FR2496342A1 (fr) | Dispositif semi-conducteur du type metal-oxyde-semi-conducteur et son procede de fabrication | |
| FR2570545A1 (fr) | Dispositif a semi-conducteur a resistance enterree | |
| FR2548831A1 (fr) | Procede de realisation d'au moins une couche profonde dans un dispositif a semi-conducteur | |
| FR3091024A1 (fr) | Photodiode à avalanche à photon unique | |
| EP0148065A2 (fr) | Composant semiconducteur rapide, notamment diode pin haute tension | |
| EP0193462B1 (fr) | Diode hyperfréquence de type PIN à transitions abruptes | |
| FR2462025A1 (fr) | Circuit integre monolithique a transistors mos complementaires | |
| WO2021140300A1 (fr) | Procede de fabrication d'une structure de type semi-conducteur sur isolant pour applications radiofréquences | |
| EP0126499B1 (fr) | Procédé de réalisation d'un transistor bipolaire haute tension |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RE | Withdrawal of published application |