JPS59132167A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59132167A JPS59132167A JP58006414A JP641483A JPS59132167A JP S59132167 A JPS59132167 A JP S59132167A JP 58006414 A JP58006414 A JP 58006414A JP 641483 A JP641483 A JP 641483A JP S59132167 A JPS59132167 A JP S59132167A
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- semiconductor layer
- semiconductor
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- triac
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- 238000010030 laminating Methods 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関する。
トライアックは、公知のように２個の主電極と１個の制
御電極（ダート）を有し、ダートと−主電極間に正負の
バイアス信号を与えることによって主電極間の両方向の
バイアス状態において各方向独立につま９４種類のモー
ドでオフ状態からオン状態にスイッチすることが可能な
３端子半導体装置である。数百ボルト、１０アンペア程
度の定格をもつトライブックは一般にＩＣからの出力信
号を制御信号として交流制御する目的で使われる。ＩＣ
の出力信号は傷→砿１０ ｍＡ以下の場合が多いので、
トライアックの最小ゲートトリガ電流ＩＧＴが４種類の
ダートトリガモードすべてにおいて１０ｍＡ以下でない
と直接ドライブは不可能で、ＩＣとトライアックの制御
電極との間のトランジスタなどの増幅器を入れる必要が
ある。従来はゲート感度を上げるために、制御電極に接
する半導体層の厚さを小さくしてキャリアの稲送効ポを
高める方法や特公昭４１−１２９７８号（フィニス・イ
・ジエントリー・ゼネラル・エレクトリック・コムパニ
ー）に記載されているように、ウェハの厚さ方向に投影
した際に、２つのエミッタ領域に重な多部分をもだせる
ことによって注入されたキャリアを有効に利用する方法
が用いられてきた。しかし、これらの技術を駆使すれば
ＩＧＴを下げることはできるが、他の特性、特に臨界オ
フ電圧上昇率（ｄｖ／ｄｔ）ｓ及び転流臨界オフ電圧上
昇率（ｄｖ／ｄｔ ）ｃを大幅に損なうという欠点が生
じる。
御電極（ダート）を有し、ダートと−主電極間に正負の
バイアス信号を与えることによって主電極間の両方向の
バイアス状態において各方向独立につま９４種類のモー
ドでオフ状態からオン状態にスイッチすることが可能な
３端子半導体装置である。数百ボルト、１０アンペア程
度の定格をもつトライブックは一般にＩＣからの出力信
号を制御信号として交流制御する目的で使われる。ＩＣ
の出力信号は傷→砿１０ ｍＡ以下の場合が多いので、
トライアックの最小ゲートトリガ電流ＩＧＴが４種類の
ダートトリガモードすべてにおいて１０ｍＡ以下でない
と直接ドライブは不可能で、ＩＣとトライアックの制御
電極との間のトランジスタなどの増幅器を入れる必要が
ある。従来はゲート感度を上げるために、制御電極に接
する半導体層の厚さを小さくしてキャリアの稲送効ポを
高める方法や特公昭４１−１２９７８号（フィニス・イ
・ジエントリー・ゼネラル・エレクトリック・コムパニ
ー）に記載されているように、ウェハの厚さ方向に投影
した際に、２つのエミッタ領域に重な多部分をもだせる
ことによって注入されたキャリアを有効に利用する方法
が用いられてきた。しかし、これらの技術を駆使すれば
ＩＧＴを下げることはできるが、他の特性、特に臨界オ
フ電圧上昇率（ｄｖ／ｄｔ）ｓ及び転流臨界オフ電圧上
昇率（ｄｖ／ｄｔ ）ｃを大幅に損なうという欠点が生
じる。
このような欠点を解消するため、第１図及び第２図に示
す半導体装置が開発されている。半導体基体はｐ型の第
１半導体層！、ｎ型の第２半導体層２、ｐ型の第３半導
体層３の積層構造からなる。第１および第３半導体層１
および３側止面にそれぞれエミッタとなるｎ型の第４半
導体層４および第５半導体層５が形成されている。
す半導体装置が開発されている。半導体基体はｐ型の第
１半導体層！、ｎ型の第２半導体層２、ｐ型の第３半導
体層３の積層構造からなる。第１および第３半導体層１
および３側止面にそれぞれエミッタとなるｎ型の第４半
導体層４および第５半導体層５が形成されている。
第４．第５半導体層４，５のそれぞれに主電極６と７が
低抵抗接触する。まだ第３半導体層３の一部にはダート
電極８が低抵抗接触する。第３半導体層３のダート電極
近傍にはエミッタと同じｎ型の半導体層９が配置され、
これは第３の半導体層３とダート電極８で短絡される。
低抵抗接触する。まだ第３半導体層３の一部にはダート
電極８が低抵抗接触する。第３半導体層３のダート電極
近傍にはエミッタと同じｎ型の半導体層９が配置され、
これは第３の半導体層３とダート電極８で短絡される。
半導体層９はダートを負極性にするトリガモードの場合
補助サイリスタのエミッタとしての機能をもつ。第４お
よび第５半導体層４および５に設けられた小領域ＩＯお
よび１１は、それぞれペースである第１および第３半導
体層１および３まで貫通するｐ形層であって、各々主電
極６および７によって短絡される。すなわち両面のエミ
ッタ共、短絡エミッタ構造を形成する。第２図のＡは平
面投影方向で両エミッタが重なる部分で、とのＡにおい
ては、短絡小ａｑ、。
補助サイリスタのエミッタとしての機能をもつ。第４お
よび第５半導体層４および５に設けられた小領域ＩＯお
よび１１は、それぞれペースである第１および第３半導
体層１および３まで貫通するｐ形層であって、各々主電
極６および７によって短絡される。すなわち両面のエミ
ッタ共、短絡エミッタ構造を形成する。第２図のＡは平
面投影方向で両エミッタが重なる部分で、とのＡにおい
ては、短絡小ａｑ、。
１１の分布密度が、エミ、りの他の領域におけるそれよ
シ大きいことが特徴である。またＢは平面投影方向で両
エミッタが重ならない領域で、一般にペースのキャリア
拡散程度の隔離を設ける。これは転流時の（ｄｖ／ｄｔ
）（にょって誤ターンオフを防ぐだめにあるものであ
る。
シ大きいことが特徴である。またＢは平面投影方向で両
エミッタが重ならない領域で、一般にペースのキャリア
拡散程度の隔離を設ける。これは転流時の（ｄｖ／ｄｔ
）（にょって誤ターンオフを防ぐだめにあるものであ
る。
このように構成されるトライブックはエミッタの重なり
部分Ａのためにダート感度は十分高く保たれながら、他
エミッタ領域よシも短絡小領域の数密度が大きいので（
ｄｖ／ｄｔ）ｃも大きいという効果をもつ。エミッタ領
域全体にわたってＡと同じ密度の短絡小領域を設けると
、実効エミッタ面積が減少してオン状態の特性、特にオ
ン電圧、サージオン電流特性が悪くなるが、このように
重な多部分Ａだけに慢定すれば）それらの特性を損なう
ことはない。またＢの隔離部分に対して、これとは逆に
Ａの呈うにして一ミッタの重なシをもたせて、その重な
多部分にはＡのように短絡小領域の数密度を大きくする
ことも当然できる。この場合に″おいてもオン特性を損
なうととｆｌはもちろんである。
部分Ａのためにダート感度は十分高く保たれながら、他
エミッタ領域よシも短絡小領域の数密度が大きいので（
ｄｖ／ｄｔ）ｃも大きいという効果をもつ。エミッタ領
域全体にわたってＡと同じ密度の短絡小領域を設けると
、実効エミッタ面積が減少してオン状態の特性、特にオ
ン電圧、サージオン電流特性が悪くなるが、このように
重な多部分Ａだけに慢定すれば）それらの特性を損なう
ことはない。またＢの隔離部分に対して、これとは逆に
Ａの呈うにして一ミッタの重なシをもたせて、その重な
多部分にはＡのように短絡小領域の数密度を大きくする
ことも当然できる。この場合に″おいてもオン特性を損
なうととｆｌはもちろんである。
しかしながら、第３図（λダ乃至同図側に示す如く、Ｉ
〜■の４つのモードの感度が得られる。
〜■の４つのモードの感度が得られる。
この場合、臨界オフ電圧上昇率（ｄｖ／ｄｔ ）、転流
臨界オフ電圧上昇率（ｄｖ／ｄｔ−ｃ ）及び臨界電流
上昇率（ｄｉ／ｄｔ ）は、夫々、第４図（Ａ）、同図
（Ｂ）、同図（Ｃ）に示す通シである。っまシ、■モー
ドにてターンオンさせた場合、第４図（Ｃ）に示す如く
、ｄ ｉ／ｄ を特性が悪くなる。っまシ、ｄｉ／ｄｔ
モードで急峻な立上は電流を流した場合、ダートの近傍
がターンオンしずらくなるためと考えられる。
臨界オフ電圧上昇率（ｄｖ／ｄｔ−ｃ ）及び臨界電流
上昇率（ｄｉ／ｄｔ ）は、夫々、第４図（Ａ）、同図
（Ｂ）、同図（Ｃ）に示す通シである。っまシ、■モー
ドにてターンオンさせた場合、第４図（Ｃ）に示す如く
、ｄ ｉ／ｄ を特性が悪くなる。っまシ、ｄｉ／ｄｔ
モードで急峻な立上は電流を流した場合、ダートの近傍
がターンオンしずらくなるためと考えられる。
本発明は、チップサイズの増大や工程の増加を阻止して
、且つ４つのモードのゲートトリガー感度を上げ、臨界
オフ電圧上昇率（ｄｖ／ｄｔ ）。
、且つ４つのモードのゲートトリガー感度を上げ、臨界
オフ電圧上昇率（ｄｖ／ｄｔ ）。
転流臨界オフ電圧上昇率（ｄｖ／ｄｔ −ｃ ）及び臨
界電流上昇率（ｄｉ／ｄｔ ）の向上を図った半導体装
置を提供することをその目的とするものである。
界電流上昇率（ｄｉ／ｄｔ ）の向上を図った半導体装
置を提供することをその目的とするものである。
本発明は、ダートに対向する第４及び第５半導体層に、
これらの層を貫通してそれぞれ第１及び第３半導体層に
達するように設けられ、がっ、それぞれ第１及び第２の
主電極で短絡される纂２導電型の小領域を分布させると
共に、第４及び第５半導体層は、積層方向に投影したと
きに、第６半導体層と隣接する部分の一部のみを重ねた
ことにより、チップサイズの増大や工程の増加を阻止し
て１、且つ４つのモードのダートトリガー感度を上げ、
臨界オフ電圧上昇率（ｄｖ／ｄｔ ）、転流臨界オフ電
圧上昇率（ｄｖ／ｄｔ−ｃ ）及び臨界電流上昇率（ｄ
ｉ／ｄｔ ）の向上を図った半導体装置である。
これらの層を貫通してそれぞれ第１及び第３半導体層に
達するように設けられ、がっ、それぞれ第１及び第２の
主電極で短絡される纂２導電型の小領域を分布させると
共に、第４及び第５半導体層は、積層方向に投影したと
きに、第６半導体層と隣接する部分の一部のみを重ねた
ことにより、チップサイズの増大や工程の増加を阻止し
て１、且つ４つのモードのダートトリガー感度を上げ、
臨界オフ電圧上昇率（ｄｖ／ｄｔ ）、転流臨界オフ電
圧上昇率（ｄｖ／ｄｔ−ｃ ）及び臨界電流上昇率（ｄ
ｉ／ｄｔ ）の向上を図った半導体装置である。
以下、本発明の実施例について図面を参照して説明する
。
。
第５図（Ａ）は、本発明の一実施例の平面図、同図（Ｂ
）は同実施例のＢ−Ｂ線に沿う断面図、同図（Ｃ）は、
同実施例のＣ−Ｃ線に沿う断面図である。
）は同実施例のＢ−Ｂ線に沿う断面図、同図（Ｃ）は、
同実施例のＣ−Ｃ線に沿う断面図である。
なお、この半導体装置は、第１図及び第２図に示す従来
の半導体装置に対応して書かれたものである。従って、
第１図及び第２図にて示すものに対応する部分には、そ
れらと同一符号を付して詳細な説明は省く。この半導体
装置では、ダート部のｐ型の第３半導体層３から、主電
極７部の第５半導体層５に向って、第５半導体層５と第
４半導体層４の重ならない領域１１が設けられている。
の半導体装置に対応して書かれたものである。従って、
第１図及び第２図にて示すものに対応する部分には、そ
れらと同一符号を付して詳細な説明は省く。この半導体
装置では、ダート部のｐ型の第３半導体層３から、主電
極７部の第５半導体層５に向って、第５半導体層５と第
４半導体層４の重ならない領域１１が設けられている。
つまシ、綿４半導体層４及び第５半導体層５には、第１
の主電極６、第２の主屯柩７で短絡される第２導電型の
小領域が局在している。しかも、第４半導体層４及び第
５半導体層５は、ダート直下の第６半導体層（補助エミ
ッタ）と隣接する部分の一部のみを、積層物に投影した
ときに重なった領域１０を有する状態に配置している。
の主電極６、第２の主屯柩７で短絡される第２導電型の
小領域が局在している。しかも、第４半導体層４及び第
５半導体層５は、ダート直下の第６半導体層（補助エミ
ッタ）と隣接する部分の一部のみを、積層物に投影した
ときに重なった領域１０を有する状態に配置している。
このように構成された半導体装置では、ダートに対向す
る第４半導体層４を第５半導体層５とその・一部分で重
ならないようにしているので、この領域１１でキャリア
の注入を起しゃすくして、第７図（Ｃ）に示す如くエモ
ードｄｉ／ｄｔ耐量（臨界電流上昇率）を向上させるこ
とができる。
る第４半導体層４を第５半導体層５とその・一部分で重
ならないようにしているので、この領域１１でキャリア
の注入を起しゃすくして、第７図（Ｃ）に示す如くエモ
ードｄｉ／ｄｔ耐量（臨界電流上昇率）を向上させるこ
とができる。
しかも、第４半導体層４は、ダート直下の第６半導体層
９で、第５半導体層５と一部分で重っでいるので、この
領域１０によって第４モードのゲートトリガー電流を十
分に小さくすることができる。また、第６図（Ａ）乃至
同図仲）に示す４モードのうちの１．ＩＩＩモードのゲ
ートトリガー電流に対して、転流臨界オフ電圧上昇率（
ｄｖ／ｄｔ−ｃ ）の特性を調べてみると、第７図（Ａ
）及び同図（Ｂ）に示す如く、十分に改善されているこ
とが判る。
９で、第５半導体層５と一部分で重っでいるので、この
領域１０によって第４モードのゲートトリガー電流を十
分に小さくすることができる。また、第６図（Ａ）乃至
同図仲）に示す４モードのうちの１．ＩＩＩモードのゲ
ートトリガー電流に対して、転流臨界オフ電圧上昇率（
ｄｖ／ｄｔ−ｃ ）の特性を調べてみると、第７図（Ａ
）及び同図（Ｂ）に示す如く、十分に改善されているこ
とが判る。
なお、本発明の他の実施例として、第８図（Ａ）乃至同
図（Ｃ）に示す如く、ダート領域近傍の下方で、第４半
導体層４を第５半導体層５に重な、らせないように略凹
形に形成したものとしても良いし、或は第９図（Ａ＞及
び同図（Ｂ）に示す如く、略鉤形に第４半導体層４“を
ダート領域の下方に向って後退させたものとしても良い
。
図（Ｃ）に示す如く、ダート領域近傍の下方で、第４半
導体層４を第５半導体層５に重な、らせないように略凹
形に形成したものとしても良いし、或は第９図（Ａ＞及
び同図（Ｂ）に示す如く、略鉤形に第４半導体層４“を
ダート領域の下方に向って後退させたものとしても良い
。
次によシ具体的な実施例を記述する。
被レットのチップ寸法が４．２ ｔｎｎ？にて、半導体
チップの中に第５図（Ａ）乃至同図（Ｃ）に示す様な半
導体領域が存在する。主エミツタである第４゜３半導体
層１，３の平均不純物濃度は３×１０ｍ−ｉ第２半導体
層２と第４．第５半導体層４゜５で狭まれる第１．第３
半導体層１，３の領域厚は４０μｍであシ、第２半導体
層２の平均不純物濃度は、２ Ｘ １０”副−３、その
領域厚は１６０μｍである。補助エミッタである半導体
層９は主エミツタである。第４．第５半導体層４，５と
同時に形成される。第５図（Ａ）乃至同図（Ｃ）に示さ
れる画工２ミッタの重なシ部分１ｏの距離は１００μｍ
１重ならない部分１１の距離は２０μｍで、両エミッタ
の重ならない隔離領域Ａは２００μｍで、小領域１２．
１３は表面不純物濃度が２×１０ ｍ で直径は１３０
μｍである。第４半導体Ｍ４の全面積は３．９ ｗｎ２
で、第５半導体層の全面積は５．６ｗＩｎ、エミッタの
重なシ部分１ｏの面積は０．０５５■２である。このト
ライアックの全のモードでの最大ダートトリガ電流Ｉｃ
’ｒは３０ｍＡ以下、ｄｖ／ｄｔが１０００ ｖ／μＳ
Ｘｄｖ／ｄｔ−Ｃが２０ｖ／μＳ以上、ｄｉ／ｄｔが
数百Ａ／μＳ以上で従来構造のトライアックに比べてｄ
ｖ／ｄｔ ％ ｄｖ／ｄｔ−ｃが大幅に向上しているこ
とが判る。
チップの中に第５図（Ａ）乃至同図（Ｃ）に示す様な半
導体領域が存在する。主エミツタである第４゜３半導体
層１，３の平均不純物濃度は３×１０ｍ−ｉ第２半導体
層２と第４．第５半導体層４゜５で狭まれる第１．第３
半導体層１，３の領域厚は４０μｍであシ、第２半導体
層２の平均不純物濃度は、２ Ｘ １０”副−３、その
領域厚は１６０μｍである。補助エミッタである半導体
層９は主エミツタである。第４．第５半導体層４，５と
同時に形成される。第５図（Ａ）乃至同図（Ｃ）に示さ
れる画工２ミッタの重なシ部分１ｏの距離は１００μｍ
１重ならない部分１１の距離は２０μｍで、両エミッタ
の重ならない隔離領域Ａは２００μｍで、小領域１２．
１３は表面不純物濃度が２×１０ ｍ で直径は１３０
μｍである。第４半導体Ｍ４の全面積は３．９ ｗｎ２
で、第５半導体層の全面積は５．６ｗＩｎ、エミッタの
重なシ部分１ｏの面積は０．０５５■２である。このト
ライアックの全のモードでの最大ダートトリガ電流Ｉｃ
’ｒは３０ｍＡ以下、ｄｖ／ｄｔが１０００ ｖ／μＳ
Ｘｄｖ／ｄｔ−Ｃが２０ｖ／μＳ以上、ｄｉ／ｄｔが
数百Ａ／μＳ以上で従来構造のトライアックに比べてｄ
ｖ／ｄｔ ％ ｄｖ／ｄｔ−ｃが大幅に向上しているこ
とが判る。
以上説明した如く、本発明に係る半導体装置によれば、
チップサイズの増大や工程の増加を阻止して、且つ、４
つのモードのゲートトリガー感度を上げ、臨界オフ電圧
上昇率（ｄｖ／ｄｔ ）、転流臨界オフ電圧上昇率（ｄ
ｖ／ｄｔ−ｃ ）及び臨界電流上昇率（ｄｉ／ｄｔ ）
を向上させることができるものである。
チップサイズの増大や工程の増加を阻止して、且つ、４
つのモードのゲートトリガー感度を上げ、臨界オフ電圧
上昇率（ｄｖ／ｄｔ ）、転流臨界オフ電圧上昇率（ｄ
ｖ／ｄｔ−ｃ ）及び臨界電流上昇率（ｄｉ／ｄｔ ）
を向上させることができるものである。
第１′図は、従来構造のトライブックの断面図、第２図
は、同トライアックの平面図、第３図（Ａ）乃至同図（
Ｄ）は、４つのダートトリガー信号の説明図、第４図（
Ａ）及び同図（Ｂ）は、同トライアックの転流臨界オフ
電圧上昇率特性を示す説明図、同図（Ｃ）は、同トライ
アックの臨界電流上昇率特性を示す説明図、第５図（Ａ
）乃至同図（Ｃ）は、本発明の一実施例の概略構成を示
す説明図、第６図（Ａ）乃至同図（Ｃ？）は、４つのダ
ートトリガー信号の説明図、第７図（Ａ）及び同図（Ｂ
）は、実施例のトラの実施例の概略構成を示す説明図で
ある。 １・・・第１半導体層、２・・・第２半導体層、３・・
・第３半導体層、４・・・第４半導体層、５・・・第５
半導体層、６・・・第１主電極、７・・・第２主電極、
８・・・制御電極、９・・・第６半導体層、１０・・・
重な多領域、１１・・・重ならない領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 （Ａ） （Ｂ） 特許庁長官 若 杉 和 夫 殿 １．事件の表示 特願昭５８−６４１４号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ５、補正命令の日付 昭和５８年４月２６日 ６、補正の対象 明細書 ７、補正の内容 第９図（Ａ） （Ｂ）は、」と訂正する。
は、同トライアックの平面図、第３図（Ａ）乃至同図（
Ｄ）は、４つのダートトリガー信号の説明図、第４図（
Ａ）及び同図（Ｂ）は、同トライアックの転流臨界オフ
電圧上昇率特性を示す説明図、同図（Ｃ）は、同トライ
アックの臨界電流上昇率特性を示す説明図、第５図（Ａ
）乃至同図（Ｃ）は、本発明の一実施例の概略構成を示
す説明図、第６図（Ａ）乃至同図（Ｃ？）は、４つのダ
ートトリガー信号の説明図、第７図（Ａ）及び同図（Ｂ
）は、実施例のトラの実施例の概略構成を示す説明図で
ある。 １・・・第１半導体層、２・・・第２半導体層、３・・
・第３半導体層、４・・・第４半導体層、５・・・第５
半導体層、６・・・第１主電極、７・・・第２主電極、
８・・・制御電極、９・・・第６半導体層、１０・・・
重な多領域、１１・・・重ならない領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 （Ａ） （Ｂ） 特許庁長官 若 杉 和 夫 殿 １．事件の表示 特願昭５８−６４１４号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ５、補正命令の日付 昭和５８年４月２６日 ６、補正の対象 明細書 ７、補正の内容 第９図（Ａ） （Ｂ）は、」と訂正する。
Claims (1)
- 第１導電型の第１半導体層、第２導電型の第２半導体層
、第１導電型の第３半導体層がこの順に積層され、この
積層構造の第１半導体層側主面に、゛部分的に第２導電
型の第４半導体層が設けられ、第３半導体層側主面に部
分的に第２導電型の第５半導体層が設けられ、第１半導
体層側主面に第１・半導体層と第４半導体層に接触する
第１の主電極が設けられ、第３半導体層主面に第３半導
体層と第５半導体層に接触する第２の主・電極が設けら
れ、第１まだは第３半導体層に第２導電型の第６半導体
層が設けられ、第１″またけ第３半導体層と制御電極で
短絡された半導体装置において、第４および第５半導体
層に、これらの層を貫通してそれぞれ第１および第３半
導体層に達するように設けられ、かつそれぞれ第１およ
び第２の主電極で短絡される第２導電型の小領域を分布
させると共に、第４および第５半導体層は積層方向に投
影したときに、第６半導体層と隣接する部分の一部のみ
を重ねたことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006414A JPS59132167A (ja) | 1983-01-18 | 1983-01-18 | 半導体装置 |
| GB08400401A GB2135511B (en) | 1983-01-18 | 1984-01-09 | Semiconductor device |
| DE19843401407 DE3401407A1 (de) | 1983-01-18 | 1984-01-17 | Halbleitervorrichtung |
| US06/851,893 US4641175A (en) | 1983-01-18 | 1986-04-04 | Bidirectional power switch with optimized emitter spacing near control electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006414A JPS59132167A (ja) | 1983-01-18 | 1983-01-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132167A true JPS59132167A (ja) | 1984-07-30 |
Family
ID=11637703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006414A Pending JPS59132167A (ja) | 1983-01-18 | 1983-01-18 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPS59132167A (ja) |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171273A (ja) * | 1987-12-25 | 1989-07-06 | Fuji Electric Co Ltd | 双方向性半導体スイッチング素子 |
| JPH01238168A (ja) * | 1988-03-18 | 1989-09-22 | Fuji Electric Co Ltd | 双方向性半導体スイッチング素子 |
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Families Citing this family (12)
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|---|---|---|---|---|
| FR2585882B1 (fr) * | 1985-07-30 | 1988-06-24 | Thomson Csf | Triac desensibilise vis-a-vis des risques de reamorcage a la commutation sur charge reactive |
| DE3881264T2 (de) * | 1987-03-31 | 1993-11-25 | Toshiba Kawasaki Kk | Gate-steuerbare bilaterale Halbleiterschaltungsanordnung. |
| FR2617640B1 (fr) * | 1987-07-03 | 1990-04-06 | Thomson Semiconducteurs | Thyristor ou triac a bandes de court-circuit allongees |
| US4947226A (en) * | 1987-12-08 | 1990-08-07 | Hoenywell, Inc. | Bilateral switching device |
| JPH01286465A (ja) * | 1988-05-13 | 1989-11-17 | Toshiba Corp | 双方向制御整流半導体装置 |
| US4994885A (en) * | 1988-07-01 | 1991-02-19 | Sanken Electric Co., Ltd. | Bidirectional triode thyristor |
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| US5880513A (en) * | 1996-04-18 | 1999-03-09 | Harris Corporation | Asymmetric snubber resistor |
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| FR2968835A1 (fr) * | 2010-12-09 | 2012-06-15 | St Microelectronics Tours Sas | Triac quatre quadrants |
Family Cites Families (8)
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-
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- 1984-01-17 DE DE19843401407 patent/DE3401407A1/de active Granted
-
1986
- 1986-04-04 US US06/851,893 patent/US4641175A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171273A (ja) * | 1987-12-25 | 1989-07-06 | Fuji Electric Co Ltd | 双方向性半導体スイッチング素子 |
| JPH01238168A (ja) * | 1988-03-18 | 1989-09-22 | Fuji Electric Co Ltd | 双方向性半導体スイッチング素子 |
| JPH03155674A (ja) * | 1989-11-14 | 1991-07-03 | Shindengen Electric Mfg Co Ltd | 双方向性２端子サイリスタ |
| JPH03239367A (ja) * | 1990-02-16 | 1991-10-24 | Shindengen Electric Mfg Co Ltd | 両方向性２端子サイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3401407C2 (ja) | 1990-09-20 |
| GB2135511B (en) | 1987-04-01 |
| GB2135511A (en) | 1984-08-30 |
| DE3401407A1 (de) | 1984-07-19 |
| US4641175A (en) | 1987-02-03 |
| GB8400401D0 (en) | 1984-02-08 |
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