JPS6135618A - 半導体パワースイツチ - Google Patents
半導体パワースイツチInfo
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- JPS6135618A JPS6135618A JP15333785A JP15333785A JPS6135618A JP S6135618 A JPS6135618 A JP S6135618A JP 15333785 A JP15333785 A JP 15333785A JP 15333785 A JP15333785 A JP 15333785A JP S6135618 A JPS6135618 A JP S6135618A
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- blocking
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- 230000000903 blocking effect Effects 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、サイリスタを備えた半導体パワースイッチに
関する。
関する。
かかるパワースイッチは一般にゾーン列n+pnp+全
備えた対称阻止形サイリスタである。対称阻止形サイリ
スタは、サイリスタが順方向においても阻止方向におい
ても少くともほぼ等しい大きさの電圧を阻止し得ること
を意味する。導通状態においては、弱いドーピングのサ
イリスタ中間ゾーンには電荷キャリヤ4z満ちている。
備えた対称阻止形サイリスタである。対称阻止形サイリ
スタは、サイリスタが順方向においても阻止方向におい
ても少くともほぼ等しい大きさの電圧を阻止し得ること
を意味する。導通状態においては、弱いドーピングのサ
イリスタ中間ゾーンには電荷キャリヤ4z満ちている。
その際にかかる− サイリスタが阻止されるときに、サ
イリスタの半導体チップの内部に蓄積された電荷キャリ
ヤが取り除痴れなければならない。電荷が取り除かれて
−いると、サイリスタは阻止電圧を受けることができる
。したがって、電荷は阻止遅延電荷o、rrと称され、
各サイリスタの特性値である。これは主として中間ゾー
ンの厚さ、即ち最大可能な阻止電圧に依存し、中間ゾー
ンの厚さの自乗にl’tぼ比例する。したがって、最大
阻止電圧が増すにともなってQrrが過比例的に増大す
る。
イリスタの半導体チップの内部に蓄積された電荷キャリ
ヤが取り除痴れなければならない。電荷が取り除かれて
−いると、サイリスタは阻止電圧を受けることができる
。したがって、電荷は阻止遅延電荷o、rrと称され、
各サイリスタの特性値である。これは主として中間ゾー
ンの厚さ、即ち最大可能な阻止電圧に依存し、中間ゾー
ンの厚さの自乗にl’tぼ比例する。したがって、最大
阻止電圧が増すにともなってQrrが過比例的に増大す
る。
蓄積された電荷は、サイリスタが電流零通過直後にはま
だ阻止し得ないという結果をもたらす。
だ阻止し得ないという結果をもたらす。
したがって、サイリスタには電荷キャリヤが中間ゾーン
からほぼ取り除かれるまで逆電流が流れ続ける。はぼ逆
電流のピーク点においてサイリスタは阻止電圧を受は始
める。かかるサイリスタが誘導性負荷で運転される場合
には、インダクタンスにサイリスタを阻止方向に応答さ
せる電圧が生じる。この電圧の高さは逆電流の大きさく
したがって阻止遅延電荷)並びに電流回路パラメータお
よびRC回路によって決まる。
からほぼ取り除かれるまで逆電流が流れ続ける。はぼ逆
電流のピーク点においてサイリスタは阻止電圧を受は始
める。かかるサイリスタが誘導性負荷で運転される場合
には、インダクタンスにサイリスタを阻止方向に応答さ
せる電圧が生じる。この電圧の高さは逆電流の大きさく
したがって阻止遅延電荷)並びに電流回路パラメータお
よびRC回路によって決まる。
蓄積電荷はサイリスタのアノードゾーンヲ弱くドーピン
グすることによって減らすことができる。
グすることによって減らすことができる。
しかしアノードサイリスタの導通電圧が大きくなり、サ
イリスタにおける損失電力が増大する。
イリスタにおける損失電力が増大する。
本発明の目的は、サイリスタを備えた半導体パワースイ
ッチを次の如く構成すること、即ち所定の阻止電圧にお
いて、導通電圧TJTを増大させることなしに阻止遅延
電荷を低減し、それによりターンオフ時間を短縮するこ
とができるように構成することにある。
ッチを次の如く構成すること、即ち所定の阻止電圧にお
いて、導通電圧TJTを増大させることなしに阻止遅延
電荷を低減し、それによりターンオフ時間を短縮するこ
とができるように構成することにある。
上記の目的は本発明によれば、サイリスタが非対称阻止
形サイリスタであり、このサイリスタにダイオードが直
列接続されることによって達成される。
形サイリスタであり、このサイリスタにダイオードが直
列接続されることによって達成される。
非対称阻止形サイリスタとは、主として順方向において
のみ阻止電圧UDRMを取り得るサイリスタのことであ
る。かかるサイリスタは逆方向には数10゛vの極めて
僅かの阻止電圧しか取ることができない。
のみ阻止電圧UDRMを取り得るサイリスタのことであ
る。かかるサイリスタは逆方向には数10゛vの極めて
僅かの阻止電圧しか取ることができない。
特に有利な実施態様では、サイリスタに補助ダイオード
が逆並列接続されている。
が逆並列接続されている。
以下図面を参照しながら本発明を実施例について、更に
詳細に説明する。
詳細に説明する。
第1図による半導体パワースイッチは非対称阻止形サイ
リスタ1とダイオード2とからなり、このダイオード2
はサイリスタ1に直列接続されている。その場合にダイ
オード2は図示の如くサイリスタ1に対して7ノード側
またはカソード側に直列接続することができる。非対称
阻止形サイリスタ1の構造は第3図に概略的に示されて
いる。
リスタ1とダイオード2とからなり、このダイオード2
はサイリスタ1に直列接続されている。その場合にダイ
オード2は図示の如くサイリスタ1に対して7ノード側
またはカソード側に直列接続することができる。非対称
阻止形サイリスタ1の構造は第3図に概略的に示されて
いる。
これは2つの高ド°−ピングの外側シー74,8からな
り、これらは強ぐnもしくはpドーピングされている。
り、これらは強ぐnもしくはpドーピングされている。
強くドーピングされている外側ゾーン4には弱くpドー
ピングされているゾーン5が続いている。ゾーン5には
弱くnドーピングされたシー76が続いている。このシ
ー76は他のすべてのゾーンに比べて最大の厚さを有す
る。弱くnドーピングされたゾーン6と強くpドーピン
グされたゾーン8との間にいわゆる阻止層7があり、こ
れは強くnドーピングされて込る7このゾーン7はサイ
リスタ1の空間電荷ゾーンがゾーン5゜6間のpn接合
から出発してゾーン7へまで広がり得ることを生じさせ
る。それによシ、ゾーン6における好都合な電界強度推
移のおかげで弱くnドーピングされたゾーンの等しい厚
さを有する対称阻止形サイリスタに対する順方向阻止電
圧UDRMの倍増が生じる。
ピングされているゾーン5が続いている。ゾーン5には
弱くnドーピングされたシー76が続いている。このシ
ー76は他のすべてのゾーンに比べて最大の厚さを有す
る。弱くnドーピングされたゾーン6と強くpドーピン
グされたゾーン8との間にいわゆる阻止層7があり、こ
れは強くnドーピングされて込る7このゾーン7はサイ
リスタ1の空間電荷ゾーンがゾーン5゜6間のpn接合
から出発してゾーン7へまで広がり得ることを生じさせ
る。それによシ、ゾーン6における好都合な電界強度推
移のおかげで弱くnドーピングされたゾーンの等しい厚
さを有する対称阻止形サイリスタに対する順方向阻止電
圧UDRMの倍増が生じる。
非対称阻止形サイリスタについてと同様の関係がダイオ
ードについても生じる。なぜならばダイオードは一般に
ゾーン列p”pn−n+を持つからである。それにより
ダイオードも、弱くドーピングされた中間ゾーンの幅を
、同じ高さの阻止電圧を有する対称阻止形サイリスタに
おける幅の半分程度しか必要でない。冒頭に述べたよう
に、阻止遅延電荷は弱くドーピングされた中間ゾーンの
厚さの自乗にtttx比例するので、第1図による半導
体パワースイッチについては、同じ阻止電圧の対称阻止
形サイリスタの場合のほぼ4分の1の蓄積電荷が生じる
。同じ阻止遅延電荷に設計した場合に第1図による半導
体パワースイッチの導通電圧は司じ阻止電圧の対称阻止
形サイリスタの導通電圧よりも低い。なぜならばダイオ
ードは同じ阻止電圧で同じ活性面積のサイリスタに比べ
て低い導通インピーダンスを示すからである。サイリス
タ1の順方向阻止電圧”DRMがダイオード2の逆方向
阻止電圧”DRMに等しいならば、対称阻止特性を有す
る半導体パワースイッチが得られる。
ードについても生じる。なぜならばダイオードは一般に
ゾーン列p”pn−n+を持つからである。それにより
ダイオードも、弱くドーピングされた中間ゾーンの幅を
、同じ高さの阻止電圧を有する対称阻止形サイリスタに
おける幅の半分程度しか必要でない。冒頭に述べたよう
に、阻止遅延電荷は弱くドーピングされた中間ゾーンの
厚さの自乗にtttx比例するので、第1図による半導
体パワースイッチについては、同じ阻止電圧の対称阻止
形サイリスタの場合のほぼ4分の1の蓄積電荷が生じる
。同じ阻止遅延電荷に設計した場合に第1図による半導
体パワースイッチの導通電圧は司じ阻止電圧の対称阻止
形サイリスタの導通電圧よりも低い。なぜならばダイオ
ードは同じ阻止電圧で同じ活性面積のサイリスタに比べ
て低い導通インピーダンスを示すからである。サイリス
タ1の順方向阻止電圧”DRMがダイオード2の逆方向
阻止電圧”DRMに等しいならば、対称阻止特性を有す
る半導体パワースイッチが得られる。
第1図によるパワースイッチが変換器、例えば直流チョ
ッパにて運転される場合には、サイリスタ1は逆電流を
負わされ、すなわちサイリスタは′アバランシェ・ブレ
ークオーバとなる。この運転のためにあらゆるASOR
が等しく良好に適しているわけではなく、例えば明らか
なターンオフ時間増大が生じるために、第2図に示され
ているように、サイリスタ1にはとくにダイオード6が
逆並列接続される。この場合には逆電流は逆並列接続さ
れた補助ダイオード6を通して流れ、ASORの高い阻
止責務が回避される。
ッパにて運転される場合には、サイリスタ1は逆電流を
負わされ、すなわちサイリスタは′アバランシェ・ブレ
ークオーバとなる。この運転のためにあらゆるASOR
が等しく良好に適しているわけではなく、例えば明らか
なターンオフ時間増大が生じるために、第2図に示され
ているように、サイリスタ1にはとくにダイオード6が
逆並列接続される。この場合には逆電流は逆並列接続さ
れた補助ダイオード6を通して流れ、ASORの高い阻
止責務が回避される。
ダイオード2は、その阻止遅延電荷Qrrがサイリスタ
1のそれよりも大きくなるように設計するのがよい。こ
の場合にはサイリスタは高速に蓄積電荷を取り除ぐこと
ができる。ダイオードの阻止遅延電荷がサイリスタの阻
止遅延電荷よりも小さいときには、サイリスタにおける
電荷キャリアはダイオードの蓄積電荷除去終了後に再結
合によって消え、このことはターンオフ時間増大を意味
する。
1のそれよりも大きくなるように設計するのがよい。こ
の場合にはサイリスタは高速に蓄積電荷を取り除ぐこと
ができる。ダイオードの阻止遅延電荷がサイリスタの阻
止遅延電荷よりも小さいときには、サイリスタにおける
電荷キャリアはダイオードの蓄積電荷除去終了後に再結
合によって消え、このことはターンオフ時間増大を意味
する。
第1図および第2図によるスイッチはディスクリートデ
バイスにて構成することができる。しかし、例えばサイ
リスタ10半導体チップ中に補助ダイオード3を集積す
ることができる。かかるサイリスタは逆導通サイリスタ
(RLT)として知られてらる。サイリスタ1およびダ
イオード2の半導体チップを1つのユニットにまとめる
こともできる。第1の可能性が第4図に示されている。
バイスにて構成することができる。しかし、例えばサイ
リスタ10半導体チップ中に補助ダイオード3を集積す
ることができる。かかるサイリスタは逆導通サイリスタ
(RLT)として知られてらる。サイリスタ1およびダ
イオード2の半導体チップを1つのユニットにまとめる
こともできる。第1の可能性が第4図に示されている。
この図ではサイリスタ10半導体チップが11で示され
、ダイオード20半導体チップが12で示されている。
、ダイオード20半導体チップが12で示されている。
半導体チップ11および12は合金層9によって互いに
接続することができる。その場合にサイリスタ10半導
体チップ11のアノード側はダイオード20半導体チッ
プ12のカソード側にあることが望ましい。このユニッ
トは、合金層10によって該ユニットに結合されている
基板13によって補強されている。基板16は公知の如
くモリブデンまたはタングステンからなる。
接続することができる。その場合にサイリスタ10半導
体チップ11のアノード側はダイオード20半導体チッ
プ12のカソード側にあることが望ましい。このユニッ
トは、合金層10によって該ユニットに結合されている
基板13によって補強されている。基板16は公知の如
くモリブデンまたはタングステンからなる。
第5図のように、半導体チップ11および12を基板1
6の両側に接合することもできる。この場合にもサイリ
スタ1の半導体チップ11はアノード側を基板13に接
合されることが望ましい。
6の両側に接合することもできる。この場合にもサイリ
スタ1の半導体チップ11はアノード側を基板13に接
合されることが望ましい。
なぜならばカソード側は一般にゲート構造を有するから
である。この場合に、ダイオード2の半導体チンプ12
はアノードで基板16と接続されている。
である。この場合に、ダイオード2の半導体チンプ12
はアノードで基板16と接続されている。
第1図は本発明による半導体パワースイッチの第一の実
施例を示す回路図、第2図・は本発明による半導体パワ
ースイッチの第二の実施例を示す回路図、第3図は非対
称阻止形サイリスタの断面を示す構造図、第4図および
第5図は非対称阻止形サイリスタおよびダイオードの半
導体チップからなる半導体ユニットにおける側面を示す
構造図である。 1・・・サイリスタ、2・・・ダイオード、3・・・補
助ダイオード、11・・・サイリスタの半導体チップ、
12・・・ダイオードの半導体チップ、16・・・基板
。 FIG I FIG 2IG3 FIG4 FIG 5
施例を示す回路図、第2図・は本発明による半導体パワ
ースイッチの第二の実施例を示す回路図、第3図は非対
称阻止形サイリスタの断面を示す構造図、第4図および
第5図は非対称阻止形サイリスタおよびダイオードの半
導体チップからなる半導体ユニットにおける側面を示す
構造図である。 1・・・サイリスタ、2・・・ダイオード、3・・・補
助ダイオード、11・・・サイリスタの半導体チップ、
12・・・ダイオードの半導体チップ、16・・・基板
。 FIG I FIG 2IG3 FIG4 FIG 5
Claims (1)
- 【特許請求の範囲】 1)サイリスタを備えた半導体パワースイッチにおいて
、サイリスタ(1)は非対称阻止形サイリスタであり、
このサイリスタにダイオード(2)が直列接続されてい
ることを特徴とする半導体パワースイッチ。 2)サイリスタ(1)に補助ダイオード(3)が逆並列
接続されていることを特徴とする特許請求の範囲第1項
記載の半導体パワースイッチ。 3)前記補助ダイオード(3)はサイリスタ(1)の半
導体チップ内に集積されていることを特徴とする特許請
求の範囲第1項または第2項記載の半導体パワースイッ
チ。 4)前記ダイオード(2)は、これにおいてサイリスタ
(1)におけるよりも高い阻止遅延電荷が蓄積されるよ
うに設計されていることを特徴とする特許請求の範囲第
1項ないし第3項のいずれか1項に記載の半導体パワー
スイッチ。 5)サイリスタおよびダイオードの半導体チップ(11
、12)は、サイリスタの半導体チップのアノード側が
ダイオードの半導体チップ(12)のカソード側に接す
るように接合され、ダイオードの半導体チップ(12)
のアノード側には基板(13)が接合されていることを
特徴とする特許請求の範囲第1項ないし第4項のいずれ
か1項に記載の半導体パワースイッチ。 6)サイリスタの半導体チップ(11)はアノード側を
基板(13)の一方の面上に接合されていて、ダイオー
ドの半導体チップ(12)はカソード側を基板(13)
の他方の面上に接合されていることを特徴とする特許請
求の範囲第1項ないし第4項のいずれか1項に記載の半
導体パワースイッチ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3425719.5 | 1984-07-12 | ||
DE3425719 | 1984-07-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6135618A true JPS6135618A (ja) | 1986-02-20 |
Family
ID=6240491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15333785A Pending JPS6135618A (ja) | 1984-07-12 | 1985-07-11 | 半導体パワースイツチ |
Country Status (10)
Country | Link |
---|---|
US (1) | US4825272A (ja) |
EP (1) | EP0167929B1 (ja) |
JP (1) | JPS6135618A (ja) |
AT (1) | ATE32483T1 (ja) |
BR (1) | BR8503318A (ja) |
CA (1) | CA1231466A (ja) |
DE (1) | DE3561610D1 (ja) |
IN (1) | IN164047B (ja) |
MX (1) | MX158084A (ja) |
NO (1) | NO852635L (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62273771A (ja) * | 1986-05-13 | 1987-11-27 | シ−メンス、アクチエンゲゼルシヤフト | 半導体デバイス |
US5331234A (en) * | 1992-06-12 | 1994-07-19 | The United States Of America As Represented By The United States Department Of Energy | Solid state switch |
US5434770A (en) * | 1992-11-20 | 1995-07-18 | United States Department Of Energy | High voltage power supply with modular series resonant inverters |
GB2309343B (en) * | 1996-01-16 | 2000-05-03 | Cegelec Controls Ltd | Protection arrangement for a switching device |
FR2773021B1 (fr) | 1997-12-22 | 2000-03-10 | Sgs Thomson Microelectronics | Commutateur bidirectionnel normalement ferme |
US6666481B1 (en) * | 2002-10-01 | 2003-12-23 | T-Ram, Inc. | Shunt connection to emitter |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS49107166A (ja) * | 1973-02-12 | 1974-10-11 | ||
JPS5784175A (en) * | 1980-11-13 | 1982-05-26 | Mitsubishi Electric Corp | Semiconductor device |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
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