JPS62273771A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPS62273771A JPS62273771A JP11375087A JP11375087A JPS62273771A JP S62273771 A JPS62273771 A JP S62273771A JP 11375087 A JP11375087 A JP 11375087A JP 11375087 A JP11375087 A JP 11375087A JP S62273771 A JPS62273771 A JP S62273771A
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- 230000000903 blocking effect Effects 0.000 claims description 21
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、非対称阻止形サイリスタとこのサイリスタに
直列に接続されたダイオードとを備えた半導体デバイス
に関する。
直列に接続されたダイオードとを備えた半導体デバイス
に関する。
非対称阻止形サイリスタとこのサイリスタに直列に接続
されたダイオードとを備え、唯一の円板が形成されるよ
うにダイオードの半導体チップはサイリスタの半導体チ
ップのアノード接触部と電気的および機械的に接続され
ていて、各半導体の縁面に傾斜がつけられているような
半導体デバイスは、例えば特開昭６１−３５６１８号公
報に記載されている。非対称阻止形サイリスタきは、は
とんど一方向にしか阻止電圧を取り得ないサイリスタの
ことを言う。他の方向には数１０Ｖの電圧しか阻止し得
ない。これは、中間領域とアノード領域との間に中間領
域と同じ導電型の強くドーピングされた中間層が配置さ
れていることに基づく。
されたダイオードとを備え、唯一の円板が形成されるよ
うにダイオードの半導体チップはサイリスタの半導体チ
ップのアノード接触部と電気的および機械的に接続され
ていて、各半導体の縁面に傾斜がつけられているような
半導体デバイスは、例えば特開昭６１−３５６１８号公
報に記載されている。非対称阻止形サイリスタきは、は
とんど一方向にしか阻止電圧を取り得ないサイリスタの
ことを言う。他の方向には数１０Ｖの電圧しか阻止し得
ない。これは、中間領域とアノード領域との間に中間領
域と同じ導電型の強くドーピングされた中間層が配置さ
れていることに基づく。
しかし、かかる非対称阻止形サイリスタは対称阻止形サ
イリスタに比べて同じ阻止電圧に対して半分の中間領域
厚みしか必要でないという特徴を有する。
イリスタに比べて同じ阻止電圧に対して半分の中間領域
厚みしか必要でないという特徴を有する。
非対称阻止形サイリスタが逆方向にも電圧を取り得るよ
うにするために、これにパワーダイオードが直列接続さ
れている。パワーダイオードは同様に一方向にのみ阻止
し、同じ阻止電圧の対称形サイリスタに対して約半分の
厚みの中間領域しが持たない。
うにするために、これにパワーダイオードが直列接続さ
れている。パワーダイオードは同様に一方向にのみ阻止
し、同じ阻止電圧の対称形サイリスタに対して約半分の
厚みの中間領域しが持たない。
非対称阻止形サイリスタおよびダイオードからなる半導
体デバイスは蓄積電荷が同じ阻止電圧の対称形サイリス
タに比べて大幅に低減するという特長を有する。これは
、蓄積電荷が中間領域の厚みの２乗に比例することに基
づく。上述の組み合わせ半導体デバイスの場合には、対
称阻止形サイリスタの蓄積電荷の半分近くの蓄積電荷を
期待することができる。
体デバイスは蓄積電荷が同じ阻止電圧の対称形サイリス
タに比べて大幅に低減するという特長を有する。これは
、蓄積電荷が中間領域の厚みの２乗に比例することに基
づく。上述の組み合わせ半導体デバイスの場合には、対
称阻止形サイリスタの蓄積電荷の半分近くの蓄積電荷を
期待することができる。
半導体デバイスの表面ブレークオーバ電圧を高めるため
に半導体デバイスの縁面を傾斜させることは公知である
。上述の半導体デバイスの場合には、非対称阻止形サイ
リスタおよびダイオードの半導体チップの縁面ば傾斜し
ていて、機械的および電気的に互いに接続されている。
に半導体デバイスの縁面を傾斜させることは公知である
。上述の半導体デバイスの場合には、非対称阻止形サイ
リスタおよびダイオードの半導体チップの縁面ば傾斜し
ていて、機械的および電気的に互いに接続されている。
しかしながら、これはかなりめんどうである。更に縁輪
郭に段が生じ、これは電気特性に関して不利であり、組
立時に生じ得る。
郭に段が生じ、これは電気特性に関して不利であり、組
立時に生じ得る。
本発明の目的は、冒頭に述べたような半導体デバイスに
おいて、半導体チップの縁面が傾斜し段が生じているこ
とに基づく不利な点を回避することにある。
おいて、半導体チップの縁面が傾斜し段が生じているこ
とに基づく不利な点を回避することにある。
上記目的は、本発明によれば、両半導体チップの縁面が
連続的に互いに移行するようにすることによって達成さ
れる。
連続的に互いに移行するようにすることによって達成さ
れる。
以下、第１図ないし第７図を参照しながら、本発明をい
くつかの実施例について更に詳細に説明する。
くつかの実施例について更に詳細に説明する。
これらの図は異なる実施例における両半導体チップの組
み合わせからなる円板の一部の断面を示す。
み合わせからなる円板の一部の断面を示す。
第１図による第１の実施例においては、非対称阻止形サ
イリスタの半導体チップ１とパワーダイオードの半導体
チップ２とからなる円板を示す。
イリスタの半導体チップ１とパワーダイオードの半導体
チップ２とからなる円板を示す。
半導体チップ１は上から下へ向かって、即ちカソード側
からアノード側へ向かって、エミッタ領域３、カソード
側ベース領域４、中間領域５、強くドーピングされた中
間層６およびアノード側エミッタ領域７を有する。これ
らの領域の導電性はｎ゛ｐｎ−ｎ” ｐ＋である。パワ
ーダイオードの半導体チップ２はカソード領域８、中間
領域９およびアノード領域１０を有する。ドーピング列
はｎ′″ｎｐ＋である。エミッタ領域３はエミッタ電極
１１を、ベース領域４はゲート電極１２を、アノード＊
ｆｆＭ１０はアノード電極１３を備えている。半導体チ
ップ１．２は、例えば合金層１７によって互いに接続さ
れている。
からアノード側へ向かって、エミッタ領域３、カソード
側ベース領域４、中間領域５、強くドーピングされた中
間層６およびアノード側エミッタ領域７を有する。これ
らの領域の導電性はｎ゛ｐｎ−ｎ” ｐ＋である。パワ
ーダイオードの半導体チップ２はカソード領域８、中間
領域９およびアノード領域１０を有する。ドーピング列
はｎ′″ｎｐ＋である。エミッタ領域３はエミッタ電極
１１を、ベース領域４はゲート電極１２を、アノード＊
ｆｆＭ１０はアノード電極１３を備えている。半導体チ
ップ１．２は、例えば合金層１７によって互いに接続さ
れている。
半導体チップ１，２はそれぞれ縁面１５，１６を持つ。
これらの縁面ば、縁面１５が領域４．５間のｐｎ接合と
所謂負の角度βをなし、縁面１６が領域９．１０間のｐ
ｎ接合と所謂圧の角度αをなすように、傾斜させられて
いる。半導体チップの断面が高ドーピング領域から低ド
ーピング領域へ向けて先細になっている場合には角度は
正と称せられ、半導体チップの断面が高ドーピング領域
から低ドーピング領域へ向けて広がっている場合には角
度は負と称せられる。正の角度αはよく知られているよ
うに表面ブレークオーバ電圧を高めるのに対して、負の
角度βの負の作用は縁面が例えば４〜１０”の小さい角
度に傾けられることによって補償される。負の角度βは
製造技術上の理由を有する。というのは半導体デバイス
の縁面がエツチング、ラッペンまたはサンドビームのい
ずれかによって傾斜をつけられるからである。
所謂負の角度βをなし、縁面１６が領域９．１０間のｐ
ｎ接合と所謂圧の角度αをなすように、傾斜させられて
いる。半導体チップの断面が高ドーピング領域から低ド
ーピング領域へ向けて先細になっている場合には角度は
正と称せられ、半導体チップの断面が高ドーピング領域
から低ドーピング領域へ向けて広がっている場合には角
度は負と称せられる。正の角度αはよく知られているよ
うに表面ブレークオーバ電圧を高めるのに対して、負の
角度βの負の作用は縁面が例えば４〜１０”の小さい角
度に傾けられることによって補償される。負の角度βは
製造技術上の理由を有する。というのは半導体デバイス
の縁面がエツチング、ラッペンまたはサンドビームのい
ずれかによって傾斜をつけられるからである。
縁面１５および１６はここでは連続的に互いに移行して
いる。つまり、それらは共通に１つの円錐台を形成して
いる。それによって、まず円板を半導体チっプ１および
２から合成し、それから共通な緑処理を施すことにより
、簡単なやり方で２つの作業過程のみにて円板の縁に傾
斜をつけることができる。
いる。つまり、それらは共通に１つの円錐台を形成して
いる。それによって、まず円板を半導体チっプ１および
２から合成し、それから共通な緑処理を施すことにより
、簡単なやり方で２つの作業過程のみにて円板の縁に傾
斜をつけることができる。
第２図による実施例は第１図による実施例と次の点で相
違している。即ち、非対称阻止形サイリスタの縁面と令
頁域４．５間のｐｎ接合とが、縁面とそのｐｎ接合との
交点のところで、正の角度βをなしている点である。領
域９．１０間の角度αは第１図の実施例におけると同様
に正である。かかる縁輪郭は、例えばエツチングまたは
サンドビムによって生じさせることができる。それによ
り半導体チップ１もしくは２に、ここでも連続的に相互
に移行する縁面１Ｂ、１９が生じる。半導体円板は、こ
こでも縁処理の前に、例えば合金層１７によって互いに
接続される。
違している。即ち、非対称阻止形サイリスタの縁面と令
頁域４．５間のｐｎ接合とが、縁面とそのｐｎ接合との
交点のところで、正の角度βをなしている点である。領
域９．１０間の角度αは第１図の実施例におけると同様
に正である。かかる縁輪郭は、例えばエツチングまたは
サンドビムによって生じさせることができる。それによ
り半導体チップ１もしくは２に、ここでも連続的に相互
に移行する縁面１Ｂ、１９が生じる。半導体円板は、こ
こでも縁処理の前に、例えば合金層１７によって互いに
接続される。
第３図および第４図による実施例は第１図もしくは第２
図による実施例と次の点で異なる。即ち半導体チップ１
，２が合金層の代わりに平円板２０および両側の合金層
２１．２２によって互いに接続されている。平円板２０
は、例えば半導体材料の熱膨張係数に近接した熱膨張係
数を持つ金属、例えばモリブデンからなる。しかしなが
ら、平円板２０は強くｐまたはｎドーピングされたシリ
コンからなっていてもよい。第２図および第４図におけ
る実施例による円板は中間領域５において最小直径を持
つ。しかし、最小直径はアノード接触部もしくは半導体
チップのアノード領域７の近くにあってもよい。第４図
による実施例については最小直径ｄが平円板２０の範囲
にあってもよい。
図による実施例と次の点で異なる。即ち半導体チップ１
，２が合金層の代わりに平円板２０および両側の合金層
２１．２２によって互いに接続されている。平円板２０
は、例えば半導体材料の熱膨張係数に近接した熱膨張係
数を持つ金属、例えばモリブデンからなる。しかしなが
ら、平円板２０は強くｐまたはｎドーピングされたシリ
コンからなっていてもよい。第２図および第４図におけ
る実施例による円板は中間領域５において最小直径を持
つ。しかし、最小直径はアノード接触部もしくは半導体
チップのアノード領域７の近くにあってもよい。第４図
による実施例については最小直径ｄが平円板２０の範囲
にあってもよい。
僅かのターンオフタイムが要求される用途については、
非対称阻止形サイリスタにダイオードを逆並列接続する
ことが好ましい。これは直列ダイオードの蓄積電荷を搬
出する。ダイオードは、第６図および第７図に示されて
いるように非対称阻正形サイリスタの縁部にあってよい
。画構成エレメント間の境界が図に破線で示されている
。この破線の縁へ向かう外側にダイオードＤがあり、内
側にサイリスタがある。第６図による実施例においては
、阻止電圧を受けるダイオードの領域４゜５間のｐｎ接
合が、ここでも負の角度βにあり、その第１図で説明し
たような不都合な影響が領域４の縁面の強い傾斜によっ
て補償される。第７図による実施例においては阻止電圧
を受けるｐｎ接合が縁部で正の角度βのもとに境を接し
ている。
非対称阻止形サイリスタにダイオードを逆並列接続する
ことが好ましい。これは直列ダイオードの蓄積電荷を搬
出する。ダイオードは、第６図および第７図に示されて
いるように非対称阻正形サイリスタの縁部にあってよい
。画構成エレメント間の境界が図に破線で示されている
。この破線の縁へ向かう外側にダイオードＤがあり、内
側にサイリスタがある。第６図による実施例においては
、阻止電圧を受けるダイオードの領域４゜５間のｐｎ接
合が、ここでも負の角度βにあり、その第１図で説明し
たような不都合な影響が領域４の縁面の強い傾斜によっ
て補償される。第７図による実施例においては阻止電圧
を受けるｐｎ接合が縁部で正の角度βのもとに境を接し
ている。
第１図ないし第７図は本発明の互いに異なる実施例を示
す部分断面図である。 １．２・・・半導体チップ、３・・・エミッタ領域、４
・・・カソード側ベース領域、５・・・中間領域、６・
・・強くドーピングされた中間層、７・・・アノード側
エミッタ領域、８・・・カソード領域、９・・・中間領
域、１０・・・アノード領域、１１・・・エミッタ電極
、１２・・・ゲート電極、１３・・・アノード電極、１
５．１６・・・縁面、１７・・・合金層、１８．１９・
・・縁面、２０・・・平円板、２１．２２・・・合金層
。 １ ｌ− ＩＧＩ ＩＧ２ ＩＧ３ ＩＧ４
す部分断面図である。 １．２・・・半導体チップ、３・・・エミッタ領域、４
・・・カソード側ベース領域、５・・・中間領域、６・
・・強くドーピングされた中間層、７・・・アノード側
エミッタ領域、８・・・カソード領域、９・・・中間領
域、１０・・・アノード領域、１１・・・エミッタ電極
、１２・・・ゲート電極、１３・・・アノード電極、１
５．１６・・・縁面、１７・・・合金層、１８．１９・
・・縁面、２０・・・平円板、２１．２２・・・合金層
。 １ ｌ− ＩＧＩ ＩＧ２ ＩＧ３ ＩＧ４
Claims (1)
- 【特許請求の範囲】 １）非対称阻止形サイリスタとこのサイリスタに直列に
接続されたダイオードとを備え、一つの円板が形成され
るように、ダイオードの半導体チップ（２）はサイリス
タの半導体チップ（１）のアノード接触部と電気的およ
び機械的に接続され、各半導体チップの縁面（１５、１
６、１８、１９）に傾斜がつけられているような半導体
デバイスにおいて、両半導体チップ（１、２）の縁面（
１５、１６、１８、１９）は連続的に互いに移行するこ
とを特徴とする半導体デバイス。 ２）サイリスタのカソード側ベース領域（４）の縁面は
負の角度で傾斜し、ダイオード（２）のアノード領域（
１０）は正の角度で傾斜していることを特徴とする特許
請求の範囲第１項に記載の半導体デバイス。 ３）サイリスタのカソード側ベース領域（４）の縁面お
よびダイオードのアノード領域（１０）の縁は正の角度
で傾斜していることを特徴とする特許請求の範囲第１項
に記載の半導体デバイス。 ４）前記円板（１＋２）は少なくともほぼサイリスタの
半導体チップの中間領域（５）のところで最小直径（ｄ
）を持つことを特徴とする特許請求の範囲第３項に記載
の半導体デバイス。 ５）前記円板は少なくともほぼサイリスタの半導体チッ
プのアノード領域（６、７）のところで最小直径（ｄ）
を持つことを特徴とする特許請求の範囲第３項に記載の
半導体デバイス。 ６）両半導体チップ（１、２）は一緒に合金化してある
ことを特徴とする特許請求の範囲第１項ないし第５項の
いずれか１項に記載の半導体デバイス。 ７）両半導体チップ間には該半導体チップの材料と金属
類似の熱膨張係数からなる平円板（２０）が配置され、
該平円板（２０）の縁は傾斜させられていることを特徴
とする特許請求の範囲第１項ないし第５項のいずれか１
項に記載の半導体デバイス。 ８）両半導体チップ間には強くドーピングされた半導体
材料からなる平円板（２０）が配置され、該平円板（２
０）の縁は傾斜させられていることを特徴とする特許請
求の範囲第１項ないし第５項のいずれか１項に記載の半
導体デバイス。 ９）非対称阻止形サイリスタ（１）の半導体チップの縁
面（１５、１８）にはこの半導体チップ（１）に逆並列
に接続されたダイオード（Ｄ）が集積化され、この逆並
列に接続されたダイオードの縁は傾斜させられているこ
とを特徴とする特許請求の範囲第１項ないし第５項のい
ずれか１項に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3616002.4 | 1986-05-13 | ||
| DE3616002 | 1986-05-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62273771A true JPS62273771A (ja) | 1987-11-27 |
Family
ID=6300679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11375087A Pending JPS62273771A (ja) | 1986-05-13 | 1987-05-08 | 半導体デバイス |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0245826A1 (ja) |
| JP (1) | JPS62273771A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989011734A1 (en) * | 1988-05-21 | 1989-11-30 | Robert Bosch Gmbh | Manufacture of diodes |
| US6209037B1 (en) | 1995-05-30 | 2001-03-27 | Roy-G-Biv Corporation | Motion control systems using communication map to facilitating communication with motion control hardware |
| DE102011087487A1 (de) * | 2011-11-30 | 2013-06-06 | Infineon Technologies Bipolar Gmbh & Co. Kg | Halbleiterbauelement mit optimiertem Randabschluss |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4500905A (en) * | 1981-09-30 | 1985-02-19 | Tokyo Shibaura Denki Kabushiki Kaisha | Stacked semiconductor device with sloping sides |
| EP0167929B1 (de) * | 1984-07-12 | 1988-02-10 | Siemens Aktiengesellschaft | Halbleiter-Leistungsschalter mit Thyristor |
-
1987
- 1987-05-08 JP JP11375087A patent/JPS62273771A/ja active Pending
- 1987-05-11 EP EP87106823A patent/EP0245826A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0245826A1 (de) | 1987-11-19 |
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