JPS58188161A - トライアツク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、２個の逆阻止３端子サイリスタが逆並列接続
された形の双方向スイッチング特性を与えるトライアッ
クに関する。

このようなトライアックは、ＮＰＮＰＮの５層構造の半
導体基体の両主面に設けた第１主電極と第２主電極の間
に流れる主電流が、これらの主電極間に印加するバイア
ス電圧の方向およびゲート電極と第１圧電極間に印加す
るゲート電圧の方向により四つの動作モードをとる。そ
して、それぞれのモードのゲート電流特性は異なり、所
鯖第２動作モードにおけるゲート電流特性は他の動作モ
ードの特性に比べて大きな特性値になり、このモードの
ゲート電流特性をその他のモードの゛ゲート電流と揃え
るにはつぎのような困難がある。

第１図は従来のトライアックを＊成する半導体シリコン
基板の模型的断面図である。この第１図において、各モ
ード毎に動作の概略を説明すると、第１モードは、第２
主電極Ｔ８を正、第１主１ｉ！１ｆｆｉＴｌを負にバイ
アスし、ゲート電極Ｇに正、第１主を極Ｔ□が負となる
トリガ電流を加える場合で、一般のサイリスタと同じ動
作原理で、ゲート電極ＧからＰ型の上部中間層２（Ｐｉ
）を通って第１主電極Ｔ□に電流が流れることにより、
Ｐ□層２にＮ型の上部外部層１（Ｎ１）から電子の注入
が起こり、２１層２よりの正孔の注入を誘起してターン
オンが起こる。

動作第２モードは、第２主電極Ｔ、を負、第１主電極Ｔ
１を正にバイアスし、ゲート電極Ｇ４こ正、第１主電極
Ｔ１に負のトリガ電流を加えた場合で、Ｎ１層１から２
１層２に注入された電子がＮ型の中央層３（Ｎ２）に蓄
積されてＮ３領穢の電位を下げるため、２１層２からＮ
２層３へ正孔の注入が起こる、それがＰ型の下部中間層
４　（Ｐ　ｓ）の電位を上げるので、Ｎ型の下部外部層
５（Ｎｍ）よりＰ。

層４へ電子の注入が起こりターンオンする。

動作第３モードは、第２主電極Ｔ８に負、第１主醒極Ｔ
１に正のバイアスを加え、ゲート電極Ｇが負、第１主’
［［Ｔ、が正となるトリガ電流を与えると、動作第２モ
ードと同様の動作機構でオンする。ただし、最初Ｇ−Ｔ
、間がオンし、さらにゲート電流を増すと第１主電極Ｔ
ｌ−第２主電極Ｔ３間がオンする。

動作第４モードは、第２主電極Ｔ２を正、第１主電極１
１’＋１を角にバイアスし、ゲート電極Ｇが負、第１主
醒極Ｔ１が正となるトリカミ流を与えた場合で、動作機
構は動作第１モードとほとんど同じ機構でターンオンす
る。ただし、最初Ｔ２−Ｇ間がオンし、さらにゲート電
流を増すと第２主電極Ｔ８−第１主電極１゛１間がオン
する点が異なる。

以上の動作モードのうち特に第２モードのゲート電流特
性が他の動作上−ドより大きくなる理由を考えると、こ
の場合、ゲート電極Ｇから接合Ｊｌを通過して第１主電
極Ｔ０に電流が流れることにより、２１層２にＮ０層１
から電子の注入が起こる。この注入された電子が接合Ｊ
１こ集められＮ！層を２１層に対してより電位を下げる
。その結果ＰＩＮ、接合Ｊ、はより順方向バイアスとな
り、正孔が２１層２よりＮ２層３へ注入される。この正
孔がＮ１Ｐ２接’＊Ｊｓを通過し””ｚＮ４に蓄積され
て、２１層４の電位を上げる、Ｎ、エミッタ接合Ｊ４が
順バイアスされるまで電位が上がるとＮ３層５から２８
層４への電子の注入が起こりＮｓ層５．Ｐｚ層’＋Ｎｍ
層３，２１層２からなるサイリスタ部分がオンする。以
上の説明で、Ｎ１層１から２１層２へ電子の注入が起こ
るのはＮ１エミツタ層１のゲート電極Ｇに近接した１０
の点線で囲んだ部分である。同様に２１層２からＮ。

層３へ正孔の注入が起こるのは１０の直下部分である。

従って２２層４の過剰正孔の密度は１０の直下部分が最
も大きくなり、この部分から第２主電極Ｔ２までの２８
層４の抵抗により接合Ｊ４を順バイアスさせるまでの電
流が決まり、それによりゲート電流特性が決まる。従来
はＮｓ層５のパターンを第１図のＬで示しであるような
Ｎ□層１のグー）Ｘ極に近接した部分とのオーバラップ
をもった構造にすることにより、ゲート電流特性をコン
トロールしている。オーバーラツプ幅りを大きくすれは
、ゲート電流特性は小さくなるが、素子の無効［１！Ｉ
槓が増え不経済である。

本発明の目的は、素子の無効面積の増加を来たさず、第
２動作モード特性をよくして他の３つの動作モード特性
とほぼ同等の特性値を示すトライアックを提供するにあ
る。

本発明のトライアックは、Ｎ型の中央層の−Ｌ下にＰ型
の上部中間層と下部中間層がそれぞれ配置され、さらに
上部中間層の一部にＮ型の上部外部層が形成されて第１
主屯極に共通に接続され、同様に下部中間層の一部にＮ
型の下部外部層が形成されて第２主＃Ｌ極に共通に接続
され、さらに、上部中間層１こ選択的に設けられたＮ型
のゲート領域と該上部中間層との一部に共に接続して前
記第１主−極とは別個に取り出されたゲート電極とを備
え、かつ、前Ｈピ上部外部層と下部外部層とがオーバー
ラツプ関係にある領域の前記下部外部層の深さが該オー
バーラツプ領域外より深く形成されている構成を有する
。

つぎに本発明を実施例１こより説明する、。

第２図は本発明の一実施例の模型的断面図である。、第
２図において、第１図に示す従来のトライアックと違う
点は、Ｎ型の上部外部層１（Ｎｌ）のグー［ｆｉｆＧに
近接した部分が、Ｎ型の下部外部ｆ１５（Ｎｓ）とＬの
幅だけ重なり合うオーバーラツプ領域の下部外部層５（
Ｎｓ）の深さを深くシ、Ｐ型の下部中間層４（Ｐりの幅
を第２図の点線で囲んだ１１のように局部的に狭くしで
ある。この様な構造にすることにより、点線で囲んだ１
１の部分のＰｌ−４の抵抗が上昇し、オーバーラツプ幅
りを増加させることなくゲート電流特性を小さくするこ
とができることが前述の説明かられかる。

この構造はＮ型の下部外部層５（Ｎｓ）の局部的な変更
にすぎないので、トライアックのゲート１ｉ１ｔ　Ｒ。

特性以外の特性への影響はほとんどない。

琺上説明した様に、本発明によれば、他の特性を損うこ
となく動作第２モードのゲート１１ＩｆｌＬ％性を小さ
くでき、各動作モードのゲート電ａ特性の均質化に役立
つ。

【図面の簡単な説明】

第１図は従来のトライアック素子の模型的断面図、第２
図は本発明の一実施例のトライアック素子の模型的断面
図である。 １・・・・・・Ｎ型上部外部層（Ｎ１）、２・・・・・
・Ｐ型上部中間ＩＩ（Ｐ２）、３・・・・・・Ｎ型中央
＃（Ｎｍ）、４・・・・・・Ｐ型下部中間層（１重）、
５・・・・・・Ｎ型下部外部層（Ｎ、）、６・・・・・
Ｎ型ゲート領域（Ｎ４）−Ｊｌ・・・・・・Ｎ２Ｆ２接
合、Ｊ２・・・・・・ＰＩＮ、接合、Ｊ、・・・・・・
Ｎ、Ｐ。

Claims (1)

【特許請求の範囲】
1. Ｎ型の中央層の上下にＰ型の上部中間層と下部中間層が
   それぞれ配置され、さらに上部中間層の一部にＮｕの上
   部外部層が形成されて第１主電極に共通に接続され、同
   様に、下部中間層の一部にＮ型の下部外部層が形成され
   て第２主電極に共通に接続され、さらに上部中間層に選
   択的に設けられたＮ型のゲート領域と該上部中間層との
   一部に共に接続して前記第１主電極とは別個に取り出さ
   れたゲート電極とを備えたトライアックにおいて、前記
   上部外部層と下部外部層とがオーバーラツプ関係にある
   領域の前記下部外部層の深さが咳オーバーラツプ領域外
   より深く形成されていることを特徴とするトライアック
   。