JPH0685437B2 - 両方向性２端子サイリスタ - Google Patents
両方向性２端子サイリスタInfo
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- JPH0685437B2 JPH0685437B2 JP2035769A JP3576990A JPH0685437B2 JP H0685437 B2 JPH0685437 B2 JP H0685437B2 JP 2035769 A JP2035769 A JP 2035769A JP 3576990 A JP3576990 A JP 3576990A JP H0685437 B2 JPH0685437 B2 JP H0685437B2
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- Japan
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- conductivity type
- bidirectional
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は両方向性２端子サイリスタ、特に電子回路のサ
ージ防護に好適する両方向性２端子サイリスタに関する
ものである。
ージ防護に好適する両方向性２端子サイリスタに関する
ものである。
（従来の技術） 第１図（ａ）（ｂ）の平面図（上部の金属電極、絶縁膜
などの図示を省略）及び断面図に示す、PNPNPの５層構
造からなる両方向性２端子サイリスタは、小型であって
使用が簡単であるなどの理由から近時通信回線に接続さ
れた電子回路の雷サージ防護用として広く使用されてい
る。例えば第２図のように線路L1，L2間に法方向性２端
子サイリスタＺを接続し、線路へ降伏電圧VB0以上のレ
ベルのサージ性電圧例えば雷サージが侵入したとき、サ
イリスタＺが直ちにオンとなって雷サージを側路して、
被保護電子回路Ａを保護するようにしたものである。
などの図示を省略）及び断面図に示す、PNPNPの５層構
造からなる両方向性２端子サイリスタは、小型であって
使用が簡単であるなどの理由から近時通信回線に接続さ
れた電子回路の雷サージ防護用として広く使用されてい
る。例えば第２図のように線路L1，L2間に法方向性２端
子サイリスタＺを接続し、線路へ降伏電圧VB0以上のレ
ベルのサージ性電圧例えば雷サージが侵入したとき、サ
イリスタＺが直ちにオンとなって雷サージを側路して、
被保護電子回路Ａを保護するようにしたものである。
ところでこの場合雷サージの通過後、両方向性２端子サ
イリスタＺは第２図中に示す線路電圧E0を直ちに遮断し
て、オフ状態に復旧することが必要であるが、この場合
遮断を確実とするめには、第３図の電圧−電流特性図に
示す保持電流IH値が、次式 ここでＲは回路抵抗 を満足することが必要であり、この電流値が大きい程遮
断性能が向上することは公知である。
イリスタＺは第２図中に示す線路電圧E0を直ちに遮断し
て、オフ状態に復旧することが必要であるが、この場合
遮断を確実とするめには、第３図の電圧−電流特性図に
示す保持電流IH値が、次式 ここでＲは回路抵抗 を満足することが必要であり、この電流値が大きい程遮
断性能が向上することは公知である。
ところで一般に保持電流IHは、サイリスタを構成する各
層の不純物濃度や層厚、更にはキャリアライフタイム等
によって定まる。従ってこれらを制御することによって
所要の保持電流値を得ることができるが、そのためには
製造工程上、上記各条件の精密な制御を要求される。従
って歩留りよく製造するのが容易でないばかりでなく、
使用する原材料のばらつきによっても制御状態にばらつ
きを生じるため、実現は容易ではない。
層の不純物濃度や層厚、更にはキャリアライフタイム等
によって定まる。従ってこれらを制御することによって
所要の保持電流値を得ることができるが、そのためには
製造工程上、上記各条件の精密な制御を要求される。従
って歩留りよく製造するのが容易でないばかりでなく、
使用する原材料のばらつきによっても制御状態にばらつ
きを生じるため、実現は容易ではない。
そこで本発明者は保持電流値を容易に増大できる新しい
構造の両方向性２端子サイリスタを提案した。
構造の両方向性２端子サイリスタを提案した。
これは第４図（ａ）（ｂ）に示す平面図（上面の金属電
極と、絶縁膜などの図示を省略）と、断面図のように構
成されたものである。即ち、Ｐ型半導体基板の一面と他
面にそれぞれN1，N2層（ベース）とP1，P2層（エミッ
タ）を設け、N1N2層の一部が複数箇所においてそれぞれ
P1P2層を突き抜けて表面に露出し、かつN1N2の露出部が
互いに重なり合う部分がないように交互に配置され、金
属電極とM1，M2により、N1，N2の露出ベース領域とP1，
P2のエミッタ領域を短絡する。そしてこれによりN1とN2
層の露出部分において４層構造が形成され、また互いに
隣合うP1，P2の重なり部分においては５層構造が形成さ
れて、複数個の通常の両方向性２端子サイリスタを一素
子内にもつ構造としたものである。
極と、絶縁膜などの図示を省略）と、断面図のように構
成されたものである。即ち、Ｐ型半導体基板の一面と他
面にそれぞれN1，N2層（ベース）とP1，P2層（エミッ
タ）を設け、N1N2層の一部が複数箇所においてそれぞれ
P1P2層を突き抜けて表面に露出し、かつN1N2の露出部が
互いに重なり合う部分がないように交互に配置され、金
属電極とM1，M2により、N1，N2の露出ベース領域とP1，
P2のエミッタ領域を短絡する。そしてこれによりN1とN2
層の露出部分において４層構造が形成され、また互いに
隣合うP1，P2の重なり部分においては５層構造が形成さ
れて、複数個の通常の両方向性２端子サイリスタを一素
子内にもつ構造としたものである。
この構造では例えば第４図（ｂ）中の実線矢印のように
電流を流す方向の電圧が印加された場合、複数箇の２端
子サイリスタのうちの最も点弧し易い、例えば第４図の
サイリスタT2が最初に点弧すると、第５図に示す等価回
路のように、隣接するサイリスタT3のN2,P層に、それぞ
れゲート電流Igが流出入してサイリスタT3がターンオン
する。そして以下ターンオン領域が素子の全面に拡が
る。また第４図中の点線矢印の電流を流す方向の電圧が
加えられたときには、例えば最も点弧し易いサイリスタ
T1の最初の点弧によりサイリスタT4がターンオンし、こ
の領域が素子の全面に拡がる動作を行って、両方向性２
端子サイリスタとして動作するようにして、以下に説明
するように保持電流IHの増大を図ったものである。
電流を流す方向の電圧が印加された場合、複数箇の２端
子サイリスタのうちの最も点弧し易い、例えば第４図の
サイリスタT2が最初に点弧すると、第５図に示す等価回
路のように、隣接するサイリスタT3のN2,P層に、それぞ
れゲート電流Igが流出入してサイリスタT3がターンオン
する。そして以下ターンオン領域が素子の全面に拡が
る。また第４図中の点線矢印の電流を流す方向の電圧が
加えられたときには、例えば最も点弧し易いサイリスタ
T1の最初の点弧によりサイリスタT4がターンオンし、こ
の領域が素子の全面に拡がる動作を行って、両方向性２
端子サイリスタとして動作するようにして、以下に説明
するように保持電流IHの増大を図ったものである。
即ち今導通状態における電子と正孔の釣合い状態を示す
部分図第６図において、Ｉをサイリスタを流れている全
電流、Ilを短絡部分に流れている電流αN，αPをN1,P,N
2およびP2，N2,P層の電流増幅率、ICOを接合漏れ電流と
すると、N2層における電子と正孔の釣合いは で与えられる。一方本発明のような短絡部分のないサイ
リスタの場合には公知のように Ｉ〔１−（αP＋αN）〕＝ICO となり、本発明の短絡構造においてはαPが（１＋Il/
I）だけ低下し、しかもIlを大にすることができるか
ら、保持電流IH値を大にすることができる。
部分図第６図において、Ｉをサイリスタを流れている全
電流、Ilを短絡部分に流れている電流αN，αPをN1,P,N
2およびP2，N2,P層の電流増幅率、ICOを接合漏れ電流と
すると、N2層における電子と正孔の釣合いは で与えられる。一方本発明のような短絡部分のないサイ
リスタの場合には公知のように Ｉ〔１−（αP＋αN）〕＝ICO となり、本発明の短絡構造においてはαPが（１＋Il/
I）だけ低下し、しかもIlを大にすることができるか
ら、保持電流IH値を大にすることができる。
（従来技術の問題点） しかしこの提案された両方向性２端子サイリスタは、以
上のように保持電流IHの増大には有効であるが、その一
方IHを増大すると、これに伴い、第３図に示すターンオ
ン移行領域の電流ISも増大する結果となる。その結果タ
ーンオンしにくくなり、雷サージ防護用として用いた場
合にはサージ耐量を低下することになる。即ちサージ電
流に対する耐量は第３図のターンオン移行領域における
電力損失と、一点における点弧が全ターンオン面積に拡
がるまでのスピードによって定まり、特に前者によると
ころが大きい。従ってサージ耐量の低下を招くことにな
る。
上のように保持電流IHの増大には有効であるが、その一
方IHを増大すると、これに伴い、第３図に示すターンオ
ン移行領域の電流ISも増大する結果となる。その結果タ
ーンオンしにくくなり、雷サージ防護用として用いた場
合にはサージ耐量を低下することになる。即ちサージ電
流に対する耐量は第３図のターンオン移行領域における
電力損失と、一点における点弧が全ターンオン面積に拡
がるまでのスピードによって定まり、特に前者によると
ころが大きい。従ってサージ耐量の低下を招くことにな
る。
（発明の目的） 本発明の保持電流の増大にもかかわらず、ターンオン移
行領域電流の増大の防ぎうる構造を提供し、サージ耐量
が大きく、しかも遮断特性の良好な両方向性２端子サイ
リスタの実現を図ったものである。
行領域電流の増大の防ぎうる構造を提供し、サージ耐量
が大きく、しかも遮断特性の良好な両方向性２端子サイ
リスタの実現を図ったものである。
（問題点を解決するための本発明の手段） 本発明者は提案による前記両方向性２端子サイリスタ
は、保持電流IHの増大のため、素子全体を点弧しにくい
構造にしたことに相当する。
は、保持電流IHの増大のため、素子全体を点弧しにくい
構造にしたことに相当する。
本発明は前記提案された素子の単位サイリスタの一部に
他の単位サイリスタに比して特にターンオンの容易な構
造をもたせる。また更に素子全面へのターンオン領域の
拡がり速度を速くするため、ターンオンの容易な構造を
サイリスタの中央部に設けることにより、保持電流IHの
増大にもとづくターンオン領域電流ISの増大の抑制を図
ってサージ耐量の低下の問題を解決したもので、その実
現に当たっては、例えば面構造によるもの、不純物濃度
の制御によるもの、主接合の耐圧によるものなど、各種
の具体的手段が考えられる。次に本発明の実施例につい
て説明する。
他の単位サイリスタに比して特にターンオンの容易な構
造をもたせる。また更に素子全面へのターンオン領域の
拡がり速度を速くするため、ターンオンの容易な構造を
サイリスタの中央部に設けることにより、保持電流IHの
増大にもとづくターンオン領域電流ISの増大の抑制を図
ってサージ耐量の低下の問題を解決したもので、その実
現に当たっては、例えば面構造によるもの、不純物濃度
の制御によるもの、主接合の耐圧によるものなど、各種
の具体的手段が考えられる。次に本発明の実施例につい
て説明する。
なお、本明細書においては、主として第１半導体層を第
一の導電型としてＰ層，第２半導体層を第二の導電型と
してＮ層，第３半導体層を第一の導電型としてＰ層，第
４半導体層を第二として導電型のＮ層および第５半導体
層を第一の導電型としてＰ層としてあるが、第１半導体
層を第二の導電型，第２半導体層を第一の導電型，第３
半導体層を第二の導電型，第４半導体層を第一の導電型
および第５半導体層を第二の導電型としもよい。
一の導電型としてＰ層，第２半導体層を第二の導電型と
してＮ層，第３半導体層を第一の導電型としてＰ層，第
４半導体層を第二として導電型のＮ層および第５半導体
層を第一の導電型としてＰ層としてあるが、第１半導体
層を第二の導電型，第２半導体層を第一の導電型，第３
半導体層を第二の導電型，第４半導体層を第一の導電型
および第５半導体層を第二の導電型としもよい。
（実施例） 第７図（ａ）（ｂ）は面構造による手段の採用による本
発明の一実施例の平面図（電極絶縁膜などの図示を省
略）、そのＡ−Ａ′部矢視断面図である。この構造は素
子中央部のN2,P,N1，P1層によって形成される単位サイ
リスタT1，T4、N1,P,N2，P2層によって形成される単位
サイリスタT2，T3の相隣合う角部において、表面に露呈
するN1層とN2層の一部を中央部方向に張出させて面積を
大とした部分Ｃを形成し、この部分ＣにおけるN1層とN2
層の距離をｄ−ｄ′だけ短くしたものである。
発明の一実施例の平面図（電極絶縁膜などの図示を省
略）、そのＡ−Ａ′部矢視断面図である。この構造は素
子中央部のN2,P,N1，P1層によって形成される単位サイ
リスタT1，T4、N1,P,N2，P2層によって形成される単位
サイリスタT2，T3の相隣合う角部において、表面に露呈
するN1層とN2層の一部を中央部方向に張出させて面積を
大とした部分Ｃを形成し、この部分ＣにおけるN1層とN2
層の距離をｄ−ｄ′だけ短くしたものである。
このようにすれば例えば第７図（ｂ）中のIlの方向を流
す方向の電圧が印加されたとき、ターンオン移行領域に
おける電流ISは第７図（ｂ）に示すようにＣ領域に集中
して流れることから、Ｃ領域の電流密度が大となって、
同一電流ＩにおいてＣ領域の近傍の電流増幅率αNを極
めて大きくする。一方接合J4の順バイアス即ちN2層の横
方向抵抗にもとづく電圧降下は、Ｃ領域に電流が集中す
ることから、P1，P2層の重なり幅ｄが小となった分を補
って、P1，N1層の境界下に沿ってほぼ等しい値となる。
その結果P2層からの正孔の注入により、電流は第７図
（ｂ）中のI1のようにほぼ均一に分布すこのため電流増
幅率αP，αNの位置分布は第８図の実線図示の如くなり
（図中点線はＣ領域のない場合）ターンオン条件を示す
αN＋αPは、Ｃ領域の近傍に強制的に局限されて最大と
なって、等価的にベース幅を小としてターンオンを容易
とする。また初期点弧位置も中央矢印のＣ領域に強制的
に局限される。従って保持電流を大としてもターンオン
領域電流ISの増大を防ぐことができる。
す方向の電圧が印加されたとき、ターンオン移行領域に
おける電流ISは第７図（ｂ）に示すようにＣ領域に集中
して流れることから、Ｃ領域の電流密度が大となって、
同一電流ＩにおいてＣ領域の近傍の電流増幅率αNを極
めて大きくする。一方接合J4の順バイアス即ちN2層の横
方向抵抗にもとづく電圧降下は、Ｃ領域に電流が集中す
ることから、P1，P2層の重なり幅ｄが小となった分を補
って、P1，N1層の境界下に沿ってほぼ等しい値となる。
その結果P2層からの正孔の注入により、電流は第７図
（ｂ）中のI1のようにほぼ均一に分布すこのため電流増
幅率αP，αNの位置分布は第８図の実線図示の如くなり
（図中点線はＣ領域のない場合）ターンオン条件を示す
αN＋αPは、Ｃ領域の近傍に強制的に局限されて最大と
なって、等価的にベース幅を小としてターンオンを容易
とする。また初期点弧位置も中央矢印のＣ領域に強制的
に局限される。従って保持電流を大としてもターンオン
領域電流ISの増大を防ぐことができる。
第９図は不純物濃度の制御による本発明の実施例の部分
平面図（電極などの図示を省略）、そのＡ−Ａ′部矢視
断面図、不純物濃度分布図であって、この例では第９図
（ａ）（ｂ）のようにP1，P2層の幅ｄの重なり部分の近
傍のP1，P2層中に第９図（ｃ）（ｄ）（図中点線はＣ領
域以外の部分）のように不純物濃度を局部的に大きくし
た部分Ｃ領域をそれぞれ設けたものである。このように
すれば第９図（ｂ）中の電流Ｉを流す方向の電圧が印加
されたとき、N1,P,N2層の横方向抵抗は不変であるにも
かかわらず、P2層の不純物濃度が大であるため、ターン
オン移行領域電流ISに対するP2，N2,Pトランジスタの電
流増幅率は大となる。その結果電流増幅率αPの従来分
布は第10図の横方向距離と電流増幅率の関係図中の実線
図示のようになり（図中点線Ｃ領域の無い場合）、ター
ンオン条件を示すαN＋αPは、Ｃ領域の近傍に強制的に
局限されて等価的にベース幅を小とする。このためター
ンオンし易くなるのでISを小さくでき、しかも初期点弧
位置も中央部に局限されるのでターンオン領域の全面へ
の広がりが速くなる 第11図はベース幅制御による本発明の実施例の断面図で
あって、前記第９図における不純物濃度を局部的に大き
くした部分の対応位置のP1，P2層に突出部を設けて、Ｃ
領域部を形成したもので、第12図の断面図のようにP1，
P2層の重なり部の全長に突出部を設けてＣ領域部を形成
してもよい。なおこの動作については第９図の実施例と
同様であるので説明を省略する。
平面図（電極などの図示を省略）、そのＡ−Ａ′部矢視
断面図、不純物濃度分布図であって、この例では第９図
（ａ）（ｂ）のようにP1，P2層の幅ｄの重なり部分の近
傍のP1，P2層中に第９図（ｃ）（ｄ）（図中点線はＣ領
域以外の部分）のように不純物濃度を局部的に大きくし
た部分Ｃ領域をそれぞれ設けたものである。このように
すれば第９図（ｂ）中の電流Ｉを流す方向の電圧が印加
されたとき、N1,P,N2層の横方向抵抗は不変であるにも
かかわらず、P2層の不純物濃度が大であるため、ターン
オン移行領域電流ISに対するP2，N2,Pトランジスタの電
流増幅率は大となる。その結果電流増幅率αPの従来分
布は第10図の横方向距離と電流増幅率の関係図中の実線
図示のようになり（図中点線Ｃ領域の無い場合）、ター
ンオン条件を示すαN＋αPは、Ｃ領域の近傍に強制的に
局限されて等価的にベース幅を小とする。このためター
ンオンし易くなるのでISを小さくでき、しかも初期点弧
位置も中央部に局限されるのでターンオン領域の全面へ
の広がりが速くなる 第11図はベース幅制御による本発明の実施例の断面図で
あって、前記第９図における不純物濃度を局部的に大き
くした部分の対応位置のP1，P2層に突出部を設けて、Ｃ
領域部を形成したもので、第12図の断面図のようにP1，
P2層の重なり部の全長に突出部を設けてＣ領域部を形成
してもよい。なおこの動作については第９図の実施例と
同様であるので説明を省略する。
なお以上の例の外、例えば中央部の耐圧を低くするよう
に設計することによって目的を達成できる。
に設計することによって目的を達成できる。
なお以上ではPNPNP導電型のものについて説明したが、N
PNPN等導電型のものにも同様に適用できる。
PNPN等導電型のものにも同様に適用できる。
（発明の効） 以上の説明から明らかなように本発明によれば、大きな
サージ耐量と良好な遮断特性をもった電子回路のサージ
防護に好適する両方向性２端子サイリスタを提供でき
る。
サージ耐量と良好な遮断特性をもった電子回路のサージ
防護に好適する両方向性２端子サイリスタを提供でき
る。
【図面の簡単な説明】 第１図は従来の両方向性２端子サイリスタ説明図、第２
図は両方向性２端子サイリスタによるサージ防護回路、
第３図は両方向性２端子サイリスタの電圧−電流特性
図、第４図，第５図，第６図は保持電流を大として遮断
特性を向上した本発明者提案の両方向性２端子サイリス
タの説明図、第７図，第８図，第９図，第10図，第11
図，第12図は本発明の実施例の説明図である。
図は両方向性２端子サイリスタによるサージ防護回路、
第３図は両方向性２端子サイリスタの電圧−電流特性
図、第４図，第５図，第６図は保持電流を大として遮断
特性を向上した本発明者提案の両方向性２端子サイリス
タの説明図、第７図，第８図，第９図，第10図，第11
図，第12図は本発明の実施例の説明図である。
Claims (3)
- 【請求項１】第一の導電型の第１半導体層，第二の導電
型の第２半導体層，第一の導電型の第３半導体層，第二
の導電型の第４半導体層および第一の導電型の第５半導
体層がこの順序で配列された５層よりなる両方向性２端
子サイリスタにおいて、前記第２半導体層の一部が前記
第１半導体層を，前記第４半導体層の一部が前記第５半
導体層をそれぞれ複数箇所で突き抜けて表面に露出さ
せ、該表面から透視した状態における前記第２半導体層
の露出領域と前記第４半導体層の露出領域とは互いに重
ならないようにし、かつ両表面の前記第１半導体層およ
び前記第５半導体層は重なる部分が形成されるように交
互に配置すると共に、前記第２半導体層および前記第４
半導体層の各表面への前記露出領域の一部を、前記透視
状態において相互に近接する領域部分をその近接方向に
張出すように形成したことを特徴とする両方向性２端子
サイリスタ。 - 【請求項２】第一の導電型の第１半導体層，第二の導電
型の第２半導体層，第一の導電型の第３半導体層，第二
の導電型の第４半導体層および第一の導電型の第５半導
体層がこの順序で配列された５層よりなる両方向性２端
子サイリスタにおいて、前記第２半導体層の一部が前記
第１半導体層を，前記第４半導体層の一部が前記第５半
導体層をそれぞれ複数箇所で突き抜けて表面に露出さ
せ、該表面から透視した状態における前記第２半導体層
の露出領域と前記第４半導体層の露出領域とは互いに重
ならないようにし、かつ両表面の前記第１半導体層およ
び前記第５半導体層は重なる部分が形成されるように交
互に配置すると共に、複数の前記第１半導体層および前
記第５半導体層の前記透視状態における前記第４半導体
層および前記第２半導体層の表面露出領域の一部と相互
に対面する位置に不純物濃度を局部的に大きくした部分
を設けたことを特徴とする両方向性２端子サイリスタ。 - 【請求項３】第一の導電型の第１半導体層，第二の導電
型の第２半導体層，第一の導電型の第３半導体層，第二
の導電型の第４半導体層および第一の導電型の第５半導
体層がこの順序で配列された５層よりなる両方向性２端
子サイリスタにおいて、前記第２半導体層の一部が前記
第１半導体層を，前記第４半導体層の一部が前記第５半
導体層をそれぞれ複数箇所で突き抜けて表面に露出さ
せ、該表面から透視した状態における前記第２半導体層
の露出領域と前記第４半導体層の露出領域とは互いに重
ならないようにし、かつ両表面の前記第１半導体層およ
び前記第５半導体層は重なる部分が形成されるように交
互に配置すると共に、複数の前記第１半導体層および前
記第５半導体層の前記透視状態における前記第４半導体
層および前記第２半導体層の表面露出領域の一部と相互
に対面する部分を厚くすることにより、前記第２半導体
層および前記第４半導体層の該当部分を薄く形成したこ
とを特徴とする両方向性２端子サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035769A JPH0685437B2 (ja) | 1990-02-16 | 1990-02-16 | 両方向性２端子サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035769A JPH0685437B2 (ja) | 1990-02-16 | 1990-02-16 | 両方向性２端子サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03239367A JPH03239367A (ja) | 1991-10-24 |
| JPH0685437B2 true JPH0685437B2 (ja) | 1994-10-26 |
Family
ID=12451076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035769A Expired - Fee Related JPH0685437B2 (ja) | 1990-02-16 | 1990-02-16 | 両方向性２端子サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685437B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2683946B1 (fr) * | 1991-11-15 | 1997-05-09 | Sgs Thomson Microelectronics | Composant semiconducteur de protection contre des surtensions. |
| JPH0793424B2 (ja) * | 1992-03-27 | 1995-10-09 | 工業技術院長 | サージ防護デバイス |
| WO1997023025A1 (fr) * | 1995-12-18 | 1997-06-26 | Mitsubishi Materials Corporation | Limiteur de surtension |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5461564U (ja) * | 1977-10-07 | 1979-04-28 | ||
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-
1990
- 1990-02-16 JP JP2035769A patent/JPH0685437B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03239367A (ja) | 1991-10-24 |
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