JPS6118347B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、電力半導体スイツチ素子の改良に
関するものである。

従来電力半導体スイツチ装置として、電力トラ
ンジスタがある。しかるに、トランジスタはコレ
クタ電流Icの増大にともなつて、電流増幅率hfe
が第１図曲線Ａの如く変化し、定格コレクタ電流
Icr近傍で急激に電流増幅率hfeが低下し、コレク
タ電圧が急上昇する。このため尖頭的過電流耐量
がサイリスタなどに比べて極めて小さい。ひいて
は、短時間過負荷やパルス的過負荷を要求する負
荷の制御には極めて不利である。又、故障電流に
対する保護も難しいなどの欠点があつた。

他方、従来、ゲートターンオフサイリスタが知
られている。しかるに、パルスゲート電流による
点弧とその後の導電性自己維持能力を持たせるた
めに、基本的に四層サイリスタに属し、ターンオ
フが困難である。このため、大電流高電圧素子の
実現が困難であつた。そして、前記トランジスタ
の方が大電流高電圧素子を得やすかつた。

この発明は、前記従来の電力半導体層スイツチ
装置の欠点を改良すべくなされたもので、同一制
御極電流における過電流耐量が大きく且つターン
オフが容易な電力半導体スイツチ素子を提供する
ことを目的とする。

第２図は、この発明の一実施例を示す電力半導
体スイツチ素子の構造を示す断面概念図である。
同図において本素子はコレクタ端子Ｃに接続され
た第１電極１と、ベース素子（制御極端子）Ｂに
接続された第２電極２と、エミツタ端子Ｅに接続
された第３電極３とを有し、更に、第１面側にあ
つて、主たる露出面領域をしめ且つ第１電極１に
オーミツク結合（良導電性接続）される第１導電
性の第１半導体層N₁と、上記第１半導体層と共
に第1PN接合J₁を形成すると共に第２面に露出面
を有して第２電極２へオーミツク結合される第２
導電性の第２半導体層P₁と、上記第２半導体層と
共に第2PN接合J₂を形成すると共に第２面に露出
面を有して第３電極３へオーミツク結合される第
１導電性の第３半導体層n₃とを有し、更に上記第
１半導体層の第１面側にあつて従たる露出面領域
を有して第１半導体層と共に第3PN接合J₃を形成
する第２導電性の第４半導体層P₂を備え、且つ第
４半導体層P₂の上記露出面は第１電極１にオーミ
ツク結合してなる。

更に、第１半導体層N₁は低比抵抗層ｎ^＋ _１と高比
抵抗層n₂（ν）とからなる。

これらの各半導体層は、例えばＮ形シリコンウ
エハの各面に、順次ｎ^＋ _１，P₂，P₁，ｎ^＋ _３を拡散法や
エピタキシヤル成長法や、合金法など周知のPN
接合形成法によつて形成することができる。

第３図は動作を説明するための部分拡大断面図
である。

この半導体装置の等価回路接続は、第４図で示
される。即ち、NPN主トランジスタMTRとPNP
補助トランジスタATRとを図示の如く接続し、
補助トランジスタATRのエミツタベース間が主
トランジスタコレクタ電流Ic₁を通電する主電流
通電低抵抗rcn₁で抵抗短絡されていることが特徴
である。このrcn₁で抵抗短このrcn₁は、ｎ^＋ _１層の
コレクタ電極１に対する露出面と第４半導体層P₂
（補助トランジスタエミツタ）層の深さとで代表
できる。ｎ^＋ _１層の部分領域層の低い抵抗値が主た
るものである。主トランジスタコレクタ抵抗rcn₂
は、高比抵抗層のn₂層の抵抗値が主たるものであ
る。補助トランジスタATRの第１コレクタ抵抗
rc_Eは、P₂層からn₃層へ至るためのN₁及びP₁の抵
抗値で、主としてn₂層及びP₁層の横広がり作用を
考慮した抵抗である。この横広がり抵抗は、第１
面側のP₂層と第２面側のn₃層との対向面のズレ及
び領有面積の差異によつて生じる。補助トランジ
スタATRの第２コレクタ抵抗rc_Bは、P₂層からP₁
層の第２面露出面のベース電極２へ至るための
N₁層及びP₁層の抵抗であり、P₂層露出面とP₁層
露出面との対向面積の差異及びズレによつて、ウ
エハ内横広がり抵抗効果が介在する。主トランジ
スタベース抵抗ｒ_BEはP₁層露出面からｎ^＋ _１層へ至
るためのP₁層抵抗である。

第３図と第４図を用いて、この発明の作用を説
明する。ベース電極２からエミツタ電極３へ至る
順方向ベース電流が与えられている時、主トラン
ジスタコレクタ電流Ic₁は第３図実線矢印の経路
で流れ、通常トランジスタとして作用する。コレ
クタ電流Icが増大し、n₁層抵抗rcn₁による電圧降
下が増大すると、P₂層へ点線図示矢印の補助トラ
ンジスタエミツタ電流Ｉ_E2及びコレクタ電流Ic₂
が流れる。即ち、第４図等価回路にて、Ic₁・
rcn₁電圧降下が、P₂―n₁接合のいき値（スレツシ
ヨールド電圧Vbe）を越えると、補助トランジス
タATRの増幅作用が始まる。この補助トランジ
スタコレクタ電流Ic₂は、ベースエミツタ間順電
圧Ｖ_BEを充分高くしておくと、主トランジスタの
エミツタn₂層へ合流する。そして、主トランジス
タのベース電流として補給される。

今、P₂層がない時の電流増幅率hfeが不足する
臨界コレクタ電流をIccとし、P₂―n₁接合の通電
開始電圧いき値をVbeとすると、rcn₁＝Vbe／Icc
となるようにする。この関係は、主として、ｎ^＋ _１
層の露出面々積とP₂層の露出面々積との比率によ
つて自由に選定できる。この他、両露出面に対す
るオーミツク接合電極材や更に電極１を分離して
比抵抗の異なる中間電極を設けるなどによつても
調整できる。以上の結果、この発明の電力半導体
層スイツチ装置の電流増幅率は、第１図曲線Ｂの
ように、臨界電流Iccより大きい大電流領域まで
高い電流増幅率が維持される。

又、この発明の素子は、P₂層とn₃層との対向重
なり面積をセーブし、むしろベース電極と対向重
なりを持つように配置してある。このため、第４
図等価回路にてｒ_CE，ｒ_CB，ｒ_BEの考慮が入り、
ベースエミツタ間電圧ｖ_BEを順方向の充分高い電
圧に維持すべく、この充分高い電圧源Econt（数
Ｖ以上）を外部に持つ制御電圧を印加して始め
て、補助トランジスタコレクタ電流Ic₂が主トラ
ンジスタMTRのベースへ全て分流する。従つ
て、従来のゲートターンオフサイリスタと比べ
て、通電中は制御極電位を順方向に維持し、ベー
ス端子からIc₂の分流電流が逆流するのを防止す
る。これにより、大電流時の電流増幅率が維持さ
れる。

次に、ターンオフするには、主電流Icが臨界電
流Iccより比較的小さい時は、補助トランジスタ
ATRのベース電流は、ｎ^＋ _１層におけるIc₁の拡散作
用だけなので、Ic₂も小さい。このような時は、
ベース電極を開放するか、エミツタ電極へ短絡す
ることにより、ターンオフする。主電流が大きい
時には、ベースエミツタ間電圧ｖ_BEを零（短絡）
又は負電圧にして、補助トランジスタATRのコ
レクタ電流Ic₂をｒ_CB及び（ｒ_CE―ｒ_BE）を介し
てベース電極２へ引き出す。これにより、主トラ
ンジスタMTRがオフし始め、コレクタ電圧ｖ_CE
が上昇し始める。ｖ_CEが高くなると、第１接合J₁
近傍（n₂層）に空乏層が現れる。補助トランジス
タATRも主トランジスタのコレクタ電流減少に
伴いIc₂が減少して行く。かくして、益々MTRの
キアリアは不足してコレクタ電圧ｖ_CEが上昇して
行く。このようにして、遂にはターンオフする。
なお、ターンオフさせる場合に、第４半導体層P₂
を第１半導体層N₁の低比抵抗層ｎ^＋ _１のみに部分的
に設けているため、第４半導体層P₂直下に存在す
る横広がり抵抗も低い抵抗値となり、第４半導体
層P₂から第１半導体層N₁へエミツトされるキヤ
リア（ホール）は、上記低い抵抗値の横広がり抵
抗を介して第１半導体層N₁と第１電極１との短
絡面へ引き出され易く、消滅され易くなつている
ものである。

従つて、速やかなターンオフが行なわれる電力
半導体スイツチ素子が得られることになる。

第５図は、第４半導体層P₂の深さDp₂と第１半
導体層N₁の内の低比抵抗層ｎ^＋ _１の深さDn^＋ _１との関
係及び、P₂層のウエハ内に占める面領域の大きさ
λｐの関係について説明するための断面概念図で
ある。

同図において、P₂はその深さDp₂をDn^＋ _１より浅
くする。又、P₂aのように、P₂層の占有面領域λ
paを小さくすると、第４図rcn₁が小さくなり、補
助トランジスタが作用し始める臨界電流Iccが大
きくなる。逆に、P₂bのようにP₂層の占有面領域
λpbを大きくすると、臨界電流Iccが小さくな
る。この臨界電流は、従来のサイリスタでは保持
電流Ｉ_Hに相応する性質のものであるが、この発
明の素子ではP₂層の占有面積が全面でなく、又P₂
層とn₃層とに面対向ズレを設けてあるので、従来
のサイリスタのように低い順電圧（１〜2Vの電
圧降下）状態下での保持機能を持たない。

第６図は、P₂層のP₁層やn₃層に対する対向面配
置関係を示すための平面図である。

第６図ａは、第２面側から見た、n₃層とP₁層と
の露出面配置パターン図である。上記ａ図の如き
P₁，n₃露出面配置である場合を例にして、同図ｂ
〜ｅはｎ^＋ _１層露出面とP₂層露出面との第１面配置
パターンの夫々一例を示す第２面側平面図であ
る。

第６図ｂは、n₃とP₁との境界線上に点々とP₂層
を配置したものである。第６図ｃは同じく境界線
上にライン状にP₂層を配置したものである。この
ｂ，ｃの場合、P₂層の直下にn₃層のいく分かが存
在し、且つベース電極のいく分かが在る。従つ
て、補助トランジスタと主トランジスタとの相互
正帰還作用が比較的高く、電流増幅度が比較的高
くなると共に、ベース電極によるターンオフもし
易い。

第６図ｄはP₁層露出面（ベース電極面）上にP₂
層を配置したもので、小電流状態ではPNPN4層
作用（MTRとATRとの正帰還作用）が小さい
が、ベース制御電圧Econtを充分高く順方向に与
えておけば、大電流（例えば連続定格電流を越え
るような電流）に於いてN₁領域でのキアリア拡
散作用及びP₂層への分流作用により補助トランジ
スタが作用し、そのコレクタ電流Ic₂が主トラン
ジスタへ与えられ、主トランジスタのコレクタ電
圧急上昇を抑制し、その過大電流に対する損失軽
減を行い、過電流破壊限界を向上する効果を持
つ。そして、逆にターンオフは容易となり、例え
ばＢ―Ｅ端子間を短絡するなどの簡単な方法でタ
ーンオフできる。

又、前記ｂ，ｃも、ウエハ厚みに対比して、P₂
層の面の寸法（第６図ｂのP₂の直径や、同ｃのラ
インの巾など）を充分小さくしておけば、Ｂ―Ｅ
端子間を短絡するだけでターンオフすることがで
きる。

第６図ｅは、n₃層上に、P₂層を点々配置P₂a又
はライン配置P₂bした例で、この場合はPNPN4層
作用が大きいのでP₂層の占有露出面々積を小さく
できる。又、ターンオフの時には、Ｂ―Ｅ間に逆
方向電圧を与えることによりターンオフすること
ができる。

以上の説明のような構造作用により、この発明
の電力半導体層スイツチは、第７図ａ，ｂに示す
ような電圧電流特性を示す。第７図ａは、P₂層と
n₃層との配置位置を相違させ、その対向面積を小
さくしたもの（例えば第６図ｂ，ｃ，ｄ）で、ベ
ース電極２をエミツタ電極３に対して充分順方向
電位とし、外部からも充分なベース順方向電流を
与えた場合、コレクタ−エミツタ間電圧Ｖ_CEとコ
レクタ電極電流Icとの関係は第７図曲線Ａのよう
になる。そして、従来のトランジスタに比べ、大
電流値まで順電圧降下を低く抑制できる。換言す
れば、第１図曲線Ｂのように電流増幅率が高く維
持される。ベース電流Ｉ_B＝０（即ちベース電極
開放）の場合は、ブレークオーバーして、臨界電
流Iccを越えると補助トランジスタが作用し始
め、電圧が急低下する。更に大電流になると、補
助トランジスタ自体の電流増幅率が低下するの
で、再び電圧が上昇する。これを曲線Ｂに示す。
次にベースエミツタ間電圧を零（短絡）とする
と、ベース電極へ補助トランジスタのコレクタ電
流が逆流してしまうので、主トランジスタベース
電流が充分増大せず、高い電圧が維持され、曲線
Ｃのようになる。ベース電極を逆バイアス電位に
しておくと、最早や主トランジスタのベース電流
はなくなり、補助トランジスタのコレクタ電流は
ベース電極へ全て逆流してしまうので、曲線Ｄの
ように通常トランジスタのベース短絡に相当する
ような特性曲線を示す。

第７図ｂは、P₂層とn₃層との対向重なりを設
け、その位置をベース電極から比較的離れた位置
（ウエハの厚みに比べて離れた距離）に配置した
もの｛例えば第６図ｅ｝の場合の電圧電流特性曲
線である。この場合、ベース電極開放（Ｉ_B＝
０）では、サイリスタのようにブレークオーバし
てIcc₁からターンオンする。大電流になると、P₂
層の占有面積不足から、補助トランジスタ電流増
幅作用がなくなり、ひいては主トランジスタのベ
ース電流不足を生じて電圧が上昇する。これを曲
線Ｂに示す。これに対し、順方向ベース電流を与
えておくと、補助トランジスタと外部入力とが和
動的に働くので、より大きい電流まで低電圧を維
持し、これを曲線Ａに示す。ベースエミツタ間を
短絡しておくと、正帰還作用が弱められ、P₂から
n₃へ到達し得る電流が低下するので、曲線Ｃのよ
うに臨界電流がIcc₂へ上昇する。又、P₂電流のn₃
への到達率が低下するので、補助トランジスタ増
幅率維持限界（P₂面積制限域）に達するのが早
く、より小さい電流値で電圧再上昇が始まる。こ
れを曲線Ｃに示す。ベース電極を逆バイアスした
場合は、曲線Ｄのようになる。この場合、第７図
ａの場合と対比して、所要逆バイアス電圧が高く
なる。

第７図ａの特性は、使用面でＢ―Ｅ間を短絡す
るだけでターンオフするので、ベース逆バイアス
電源が不要となり、より簡単にターンオフする。
第７図ｂの特性は、ターンオフに対してＢ―Ｅ間
逆バイアスを要するが、順方向電圧降下軽減や導
電性維持ベース電流軽減や、過電流耐量増大など
の効果がある。

以上この発明の電力半導体スイツチ素子は、三
層四層複合素子で、アノード側にシヨートエミツ
タを持つサイリスタと対比すると、導電性維持の
ためにトランジスタと同じように制御極順方向電
位を維持しておくことに特徴がある。このことに
より、、第４半導体層P₂の占有面積を小さくした
り、第３半導体層n₃との対向位置をズラせたりす
ることができる。そして、このことにより、制御
極によるターンオフ能力を高くすることができ、
そのターンオフが容易となる。

又、従来のアノード側シヨートエミツタ付サイ
リスタでは、ｎ^＋ _１層の第１面側露出面積は極わず
かで無視できる程度のものであつた。この発明の
素子は、トランジスタ３層構造部を主体にしてい
るので、ｎ^＋ _１層の露出面積が多くなる。

第８図は、この発明の他の一実施例を示す概念
構造図で、ａは断面図、ｂは第２面側のパターン
図である。

図において、４はモリブデン板、銅板、銅メツ
キした鉄類などの電極や冷却を兼ね且つ機械的補
強とウエハの支持を行う基板である。

ベース電極リードは同図ｂの第２面パターンに
て中心部にロウ付又は圧接される。又、エミツタ
電極も、上記パターンの全面に圧接又は部分的に
ロウ付する。

同図ａのP₂層は、同図ｂのベース（P₁層露出
面）Ｂ面上に設けたP₂aや、エミツタ（n₃層）Ｅ
面上に設けてその比較的小部分平面々積を占有す
るように配置されたP₂b、更にはＢ面とＥ面との
境界線上の近傍に配置されたP₂c（図示せず）な
どからなる。

かかる構造は、両面冷却フラツトパツケージや
スタツドパツケージを行う大容量素子に適する。

以上のように、この発明によれば、トランジス
タ３層構造を主体とした半導体スイツチ素子にお
いて、コレクタ層、ベース層、エミツタ層に対応
する第１、第２、第３の半導体層のうちの第１半
導体層を低比抵抗層と高比抵抗層とに分け、該低
比抵抗層に該層よりも浅く該層と反対導電形の第
４半導体層を部分的に設けたので、大電流領域に
おいては該第４半導体層にコレクタ電流が流れて
大電流領域まで高い電流増幅率を維持することが
でき、また該スイツチ素子をGTOとして見た場
合、該第４半導体層からエミツトされるキヤリア
が引き出しやすくなつており、しかもゲート層は
従来通りで耐圧が高いため、導電性維持のための
同一制御極電流下における過電流耐量が高く且つ
ターンオフの容易な電力半導体スイツチ素子が得
られる効果がある。

【図面の簡単な説明】

第１図は、従来のトランジスタとこの発明の電
力半導体スイツチ素子との特性対比曲線図、第２
図はこの発明の一実施例の構造を示す概念断面
図、第３図、第４図はこの発明の素子の動作を説
明するための拡大断面図及び、等価回路図、第５
図、第６図は、この発明の素子の構造の詳細例を
示すための断面概念図及び、平面パターン図、第
７図はこの発明の素子の特性を示すための曲線
図、第８図はこの発明の他の一実施例を示す図で
ある。 １〜３は夫々第１電極〜第３電極、N₁は第１
半導体層、P₁は第２半導体層、n₃は第３半導体
層、P₂は第４半導体層。

Claims (1)

【特許請求の範囲】
1. １ 第１導電形の低比抵抗層とこの低比抵抗層に
   隣接しそれより比抵抗が高い第１導電形の高比抵
   抗層とからなる第１半導体層、上記高比抵抗層に
   隣接し上記第１半導体層との間に第1PN接合を形
   成する第２導電形の第２半導体層、この第２半導
   体層の上記第１半導体層から遠い方の表面に部分
   的に設けられた上記第２半導体層との間に第2PN
   接合を形成する第１半導体層の第３半導体層、上
   記第１半導体層の上記第２半導体層から遠い方の
   表面に部分的に設けられ上記低比抵抗層内のみに
   存在して上記第１半導体層との間に第3PN接合を
   形成する第２導電形の第４半導体層、上記第１半
   導体層と上記第４半導体層に共通接続された第１
   電極、上記第２半導体層に接続された第２電極、
   上記第３半導体層に接続された第３電極を備えて
   なる半導体スイツチ素子。