JP3142617B2 - サージ防護素子 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Description
【０００１】
【産業上の利用分野】本発明は遮断性能とサージ動作性
能にすぐれた製造容易なサイリスタ型のサージ防護素子
に関するものである。
能にすぐれた製造容易なサイリスタ型のサージ防護素子
に関するものである。
【０００２】
【従来の技術】図６（ａ）に示すＰＮＰＮＰ層からなる
基本構造をもち、図６（ｂ）に示す電流電圧特性（一方
向のみを示す）をもつ両方向のサイリスタ型サージ防護
素子は、小型安価であるなどから通信回路などの弱電回
路のサージ防護用としてよく使用されている。この防護
素子は基本動作回路を示す図７のように、被保護回路Ｈ
の両端間に接続して使用され、例えば図６（ｂ）に示す
サージ防護素子ＺのＶBOを越える電圧値をもつサージＳ
が線路に侵入したとき、直ちにオンして被保護回路Ｈの
保護を行うものである。この場合サージ防護素子Ｚはサ
ージ電流の通過後、電源電圧Ｅ0 により流される電流を
直ちに遮断して、サージ侵入前の状態に戻ることが求め
られる。そのためには公知のように防護素子Ｚの保持電
流ＩH が ＩH ＞Ｅ0 ／Ｒ ただし Ｒ：回路インピーダンス Ｅ0 ：電源電圧 の関係を満足することを要し、良好な遮断性能を得るた
めには保持電流ＩH が大であることが求められる。とこ
ろで保持電流ＩH は従来から知られているように、例え
ば図６（ａ）により説明したサイリスタ型サージ防護素
子Ｚの各領域の構造、即ち各領域の不純物濃度や厚みな
どの選定により大にすることが可能である。しかし一方
この方法による保持電流ＩH の増大は、同時にサージ電
流容量を小にする結果をもたらし、両者はトレードオフ
の関係となる。従って両者を同時に満足させることは必
ずしも容易ではなく、しかも不純物濃度の精密な制御な
どを必要とするため製造も難しい。そこでその対策とし
て図８（ａ）（ｂ）に示す電極を除いた上面図と、その
Ａ−Ａ’矢視断面図の構成をもつ素子が提案された。こ
の素子は例えばＰ半導体共通基板の一面に設けたＮ1 ベ
ース領域が、複数箇所においてＰ1 エミッタ領域を突き
抜けて表面に露呈し、Ｎ2 ベース領域が複数箇所におい
てＰ2 エミッタ領域を突き抜けて表面に露呈すると同時
に、前記露呈Ｎ1 ベース領域Ｓ1 とＰ1 エミッタ領域が
金属電極Ｔ1 により短絡され、前記露呈Ｎ2 ベース領域
Ｓ2 がＰ2 エミッタ領域と金属電極Ｔ2 により短絡され
た構造をもつサージ防護素子である。
基本構造をもち、図６（ｂ）に示す電流電圧特性（一方
向のみを示す）をもつ両方向のサイリスタ型サージ防護
素子は、小型安価であるなどから通信回路などの弱電回
路のサージ防護用としてよく使用されている。この防護
素子は基本動作回路を示す図７のように、被保護回路Ｈ
の両端間に接続して使用され、例えば図６（ｂ）に示す
サージ防護素子ＺのＶBOを越える電圧値をもつサージＳ
が線路に侵入したとき、直ちにオンして被保護回路Ｈの
保護を行うものである。この場合サージ防護素子Ｚはサ
ージ電流の通過後、電源電圧Ｅ0 により流される電流を
直ちに遮断して、サージ侵入前の状態に戻ることが求め
られる。そのためには公知のように防護素子Ｚの保持電
流ＩH が ＩH ＞Ｅ0 ／Ｒ ただし Ｒ：回路インピーダンス Ｅ0 ：電源電圧 の関係を満足することを要し、良好な遮断性能を得るた
めには保持電流ＩH が大であることが求められる。とこ
ろで保持電流ＩH は従来から知られているように、例え
ば図６（ａ）により説明したサイリスタ型サージ防護素
子Ｚの各領域の構造、即ち各領域の不純物濃度や厚みな
どの選定により大にすることが可能である。しかし一方
この方法による保持電流ＩH の増大は、同時にサージ電
流容量を小にする結果をもたらし、両者はトレードオフ
の関係となる。従って両者を同時に満足させることは必
ずしも容易ではなく、しかも不純物濃度の精密な制御な
どを必要とするため製造も難しい。そこでその対策とし
て図８（ａ）（ｂ）に示す電極を除いた上面図と、その
Ａ−Ａ’矢視断面図の構成をもつ素子が提案された。こ
の素子は例えばＰ半導体共通基板の一面に設けたＮ1 ベ
ース領域が、複数箇所においてＰ1 エミッタ領域を突き
抜けて表面に露呈し、Ｎ2 ベース領域が複数箇所におい
てＰ2 エミッタ領域を突き抜けて表面に露呈すると同時
に、前記露呈Ｎ1 ベース領域Ｓ1 とＰ1 エミッタ領域が
金属電極Ｔ1 により短絡され、前記露呈Ｎ2 ベース領域
Ｓ2 がＰ2 エミッタ領域と金属電極Ｔ2 により短絡され
た構造をもつサージ防護素子である。
【０００３】
【発明が解決しようとする課題】この提案されたサージ
防護素子の構造によれば、以下に記載する動作説明から
明らかなように、露呈Ｎ1 ，Ｎ2 ベース領域Ｓ1 ，Ｓ2
を設けることのない従来のサージ防護素子に比べて、露
呈Ｎ1 ，Ｎ2 ベース領域Ｓ1 ，Ｓ2 の数、配置等によっ
て保持電流ＩH を増大させることができるので製造も容
易である。しかしその反面保持電流ＩH を増大させるた
め、例えば露呈Ｎ1 ベース領域の数や面積を増大させる
と、これに比例して図６（ｂ）に示すスイッチング電流
ＩS を増大させる。従って遮断性能を向上できても、サ
ージに対する動作性能を低下させる欠点がある。即ちこ
の提案されたサージ防護素子の電極Ｔ1 からＴ2 方向
（図８（ｂ）中矢印参照）のタンオン時、印加電圧が接
合Ｊ2 の耐圧ＶBOを越えると、図８（ｂ）のように電流
Ｉ0 ，Ｉ1 ，Ｉ2 等の成分からなる電流Ｉが流れる。こ
のうちＩ1成分とＮ2 ベース領域の実効横方向抵抗ＲN
による電圧降下が接合Ｊ1 を順バイアスし、このバイア
ス電圧が接合Ｊ1 の立上り電圧を越えると、初めて接合
Ｊ1から正孔の注入が起こって、電極Ｔ1 ，Ｔ2 間をタ
ンオンするに至る。このため露呈Ｎ1 ベース領域Ｓ1 の
ない構造のものに比べて、スイッチング電流ＩS を増大
させる。次にオン状態では露呈Ｎ1 ベース領域Ｓ1 の直
下においては導通せず、Ｐ1 エミッタ領域の直下の部分
においてのみ導通して、接合Ｊ1 からの正孔の注入と接
合Ｊ3 からの電子の注入によりオン状態が保持される。
またオン状態が低下してタンオフする過程では、接合Ｊ
1 より注入された正孔は露呈Ｎ1 ベース領域Ｓ1におい
て再結合する。このため実効注入効率を下げ、露呈Ｎ1
ベース領域Ｓ1 のない構造のものに比べて保持ＩH を増
大させる。
防護素子の構造によれば、以下に記載する動作説明から
明らかなように、露呈Ｎ1 ，Ｎ2 ベース領域Ｓ1 ，Ｓ2
を設けることのない従来のサージ防護素子に比べて、露
呈Ｎ1 ，Ｎ2 ベース領域Ｓ1 ，Ｓ2 の数、配置等によっ
て保持電流ＩH を増大させることができるので製造も容
易である。しかしその反面保持電流ＩH を増大させるた
め、例えば露呈Ｎ1 ベース領域の数や面積を増大させる
と、これに比例して図６（ｂ）に示すスイッチング電流
ＩS を増大させる。従って遮断性能を向上できても、サ
ージに対する動作性能を低下させる欠点がある。即ちこ
の提案されたサージ防護素子の電極Ｔ1 からＴ2 方向
（図８（ｂ）中矢印参照）のタンオン時、印加電圧が接
合Ｊ2 の耐圧ＶBOを越えると、図８（ｂ）のように電流
Ｉ0 ，Ｉ1 ，Ｉ2 等の成分からなる電流Ｉが流れる。こ
のうちＩ1成分とＮ2 ベース領域の実効横方向抵抗ＲN
による電圧降下が接合Ｊ1 を順バイアスし、このバイア
ス電圧が接合Ｊ1 の立上り電圧を越えると、初めて接合
Ｊ1から正孔の注入が起こって、電極Ｔ1 ，Ｔ2 間をタ
ンオンするに至る。このため露呈Ｎ1 ベース領域Ｓ1 の
ない構造のものに比べて、スイッチング電流ＩS を増大
させる。次にオン状態では露呈Ｎ1 ベース領域Ｓ1 の直
下においては導通せず、Ｐ1 エミッタ領域の直下の部分
においてのみ導通して、接合Ｊ1 からの正孔の注入と接
合Ｊ3 からの電子の注入によりオン状態が保持される。
またオン状態が低下してタンオフする過程では、接合Ｊ
1 より注入された正孔は露呈Ｎ1 ベース領域Ｓ1におい
て再結合する。このため実効注入効率を下げ、露呈Ｎ1
ベース領域Ｓ1 のない構造のものに比べて保持ＩH を増
大させる。
【０００４】以上の動作機構によるスイッチング電流Ｉ
S の増大と、保持電流ＩH の増大効果は、図８（ｂ）の
電流Ｉ1 の流路に沿ったＮ2 ベース領域の実効横方向抵
抗ＲN が小さい程大となる。従って同一チップ面積では
露呈Ｎ1 ベース領域Ｓ1 間の距離が小となるから、露呈
Ｎ1 ベース領域Ｓ1 の数が多い程大となることは明らか
である。しかしながら図８（ｂ）に示したＮ1 ベース領
域からＮ2 ベース領域に直接流れる電流成分Ｉ0 は、タ
ンオン動作に寄与しない無効電流として流れ、付加電流
としてスイッチング電流ＩS のみを増加させることにな
る。なお図８（ｂ）の電流成分Ｉ2 も無効電流である
が、これは図６（ａ）に示した従来のものと同じである
ので説明を省略する。即ち以上から図８に示した露呈Ｎ
1 ベース領域Ｓ1 を設けた構造では、Ｓの数を多くする
程保持電流ＩH の増大効果は大であるが、その反面露呈
Ｎ1 ベース領域Ｓ1 の数と面積に比例して不必要な電流
Ｉ0 が流れて、スイッチング電流ＩSの増大を招く結果
となるため、サージ動作性能を低下させることになる。
更にサイリスタ型素子のタンオンにおいては、最もタン
オンの容易な一点において先ずタンオンし、そののちタ
ンオンした領域が全面積、例えば図８のＰ1 領域に拡が
る過程をとるのが通常である。従ってオン面積の増大速
度がサージ電流の増加速度より遅いと、タンオン過程で
電流密度が過大となり、これが限度をこすと素子を破壊
することになる。このため電流の立上りの速いサージに
対しては防護が不充分となる。これを防ぐためには電流
の立上りの速いサージの場合にも、少なくともその電流
の増大に対応して円滑にオン面積が増大することが必要
である。しかし保持電流ＩH の増大を図るため、図８の
露呈Ｎ1 ベース領域Ｓ1 の数を増大させるとその相互距
離も小さくなるので、一点から始まったオンが全面に拡
がるのを妨害する。このためこれによってもサージ電流
容量を低下させて、サージ動作性能を低下させる。
S の増大と、保持電流ＩH の増大効果は、図８（ｂ）の
電流Ｉ1 の流路に沿ったＮ2 ベース領域の実効横方向抵
抗ＲN が小さい程大となる。従って同一チップ面積では
露呈Ｎ1 ベース領域Ｓ1 間の距離が小となるから、露呈
Ｎ1 ベース領域Ｓ1 の数が多い程大となることは明らか
である。しかしながら図８（ｂ）に示したＮ1 ベース領
域からＮ2 ベース領域に直接流れる電流成分Ｉ0 は、タ
ンオン動作に寄与しない無効電流として流れ、付加電流
としてスイッチング電流ＩS のみを増加させることにな
る。なお図８（ｂ）の電流成分Ｉ2 も無効電流である
が、これは図６（ａ）に示した従来のものと同じである
ので説明を省略する。即ち以上から図８に示した露呈Ｎ
1 ベース領域Ｓ1 を設けた構造では、Ｓの数を多くする
程保持電流ＩH の増大効果は大であるが、その反面露呈
Ｎ1 ベース領域Ｓ1 の数と面積に比例して不必要な電流
Ｉ0 が流れて、スイッチング電流ＩSの増大を招く結果
となるため、サージ動作性能を低下させることになる。
更にサイリスタ型素子のタンオンにおいては、最もタン
オンの容易な一点において先ずタンオンし、そののちタ
ンオンした領域が全面積、例えば図８のＰ1 領域に拡が
る過程をとるのが通常である。従ってオン面積の増大速
度がサージ電流の増加速度より遅いと、タンオン過程で
電流密度が過大となり、これが限度をこすと素子を破壊
することになる。このため電流の立上りの速いサージに
対しては防護が不充分となる。これを防ぐためには電流
の立上りの速いサージの場合にも、少なくともその電流
の増大に対応して円滑にオン面積が増大することが必要
である。しかし保持電流ＩH の増大を図るため、図８の
露呈Ｎ1 ベース領域Ｓ1 の数を増大させるとその相互距
離も小さくなるので、一点から始まったオンが全面に拡
がるのを妨害する。このためこれによってもサージ電流
容量を低下させて、サージ動作性能を低下させる。
【０００５】
【発明の目的】本発明は前記した従来構造の問題点を一
挙に解決しうるサージ防護素子、即ちサージ動作性能を
犠牲にすることなく遮断性能を向上させうる製造容易な
サージ防護素子の提示にある。
挙に解決しうるサージ防護素子、即ちサージ動作性能を
犠牲にすることなく遮断性能を向上させうる製造容易な
サージ防護素子の提示にある。
【０００６】
【課題を解決するための本発明の手段】本発明の目的は
次の手段により達成される。即ち図１に示す本発明の基
本構造を示す実施例図のように、Ｐ半導体共通基板の両
面にそれぞれＮ1 ベース領域とＰ1 エミッタ領域、Ｎ2
ベース領域とＰ2 エミッタ領域とを設けると共に、前記
Ｎ1 ベース領域およびＮ2 ベース領域の一部が互いに重
ならない交互配置のもとに複数箇所において、それぞれ
前記Ｐ1 およびＰ2 エミッタ領域を突き抜けて表面に露
呈する、露呈Ｎ1 およびＮ2 ベース領域Ｓ1 およびＳ2
を形成させ、この露呈Ｎ1 ベース領域Ｓ1 とＰ1 エミッ
タ領域、および露呈Ｎ2 ベース領域Ｓ 2 とＰ2 エミッタ
領域とを、それぞれ各面において短絡してそれぞれ一つ
の電極Ｔ1，Ｔ2 をなすように構成する。また図１中に
示す両面の露呈Ｎ1 ベース領域Ｓ1と露呈Ｎ2 ベース領
域Ｓ2 間の最短距離Ｄと、前記Ｐ半導体共通基板の中央
部の厚さＷP との間に ＷP ／２≦Ｄ≦２ＷP の関係 をもたせ、また更に露呈Ｎ1 およびＮ2 ベース領
域Ｓ1 ，Ｓ2 の最大幅φとＰ半導体共通基板の厚さＷP
との間に ＷP ≦φ≦４ＷP の関係をもたせることにより達成される。
次の手段により達成される。即ち図１に示す本発明の基
本構造を示す実施例図のように、Ｐ半導体共通基板の両
面にそれぞれＮ1 ベース領域とＰ1 エミッタ領域、Ｎ2
ベース領域とＰ2 エミッタ領域とを設けると共に、前記
Ｎ1 ベース領域およびＮ2 ベース領域の一部が互いに重
ならない交互配置のもとに複数箇所において、それぞれ
前記Ｐ1 およびＰ2 エミッタ領域を突き抜けて表面に露
呈する、露呈Ｎ1 およびＮ2 ベース領域Ｓ1 およびＳ2
を形成させ、この露呈Ｎ1 ベース領域Ｓ1 とＰ1 エミッ
タ領域、および露呈Ｎ2 ベース領域Ｓ 2 とＰ2 エミッタ
領域とを、それぞれ各面において短絡してそれぞれ一つ
の電極Ｔ1，Ｔ2 をなすように構成する。また図１中に
示す両面の露呈Ｎ1 ベース領域Ｓ1と露呈Ｎ2 ベース領
域Ｓ2 間の最短距離Ｄと、前記Ｐ半導体共通基板の中央
部の厚さＷP との間に ＷP ／２≦Ｄ≦２ＷP の関係 をもたせ、また更に露呈Ｎ1 およびＮ2 ベース領
域Ｓ1 ，Ｓ2 の最大幅φとＰ半導体共通基板の厚さＷP
との間に ＷP ≦φ≦４ＷP の関係をもたせることにより達成される。
【０００７】
【作用】以上からわかるように本発明は、両面の露呈Ｎ
1 およびＮ2 ベース領域Ｓ1 ，Ｓ2 を有効面積とする逆
向きの単位サイリスタが中央のＰ半導体共通基板、即ち
Ｐベース領域を共通として交互に配置された構造であっ
て、次のように動作する。電極Ｔ1 →Ｔ2 方向における
オン状態では、露呈Ｎ2 ベース領域Ｓ2 の部分が導通し
ている。電流が減少してタンオフに至る動作における露
呈Ｎ1 ベース領域Ｓ1 の作用は、図８（ａ）（ｂ）を用
いて前記した従来素子の露呈Ｎ1 ベース領域Ｓ1 のそれ
と同じである。従って本発明によれば同一チップ面積の
場合、露呈Ｎ1 およびＮ2 ベース領域Ｓ1 およびＳ2 の
数を増し、Ｓ1 とＳ2 間の距離Ｄを小さくすることによ
り、保持電流ＩH を増大させて遮断性能を向上させるこ
とができる。次にタンオン過程では、図１に示すように
露呈Ｎ1 ベース領域Ｓ1 に対向する部分には、Ｐ2 エミ
ッタ領域が位置している。従って本発明の構造では、図
８によって前記した従来の構造のものと異なり、無効電
流成分Ｉ0 が流れるのが阻止される。このためＩ0 に起
因するスイッチング電流ＩS の増大によるサージ動作性
能の低下を生ずることがないもので、これは電極Ｔ2 →
Ｔ1 方向の動作時において同じである。また本発明では
露呈Ｎ2 ベース領域Ｓ2 に対応する部分が、各々一つの
単位サイリスタを形成している。従ってＳ2 の面積を小
（同一チップ面積で数を大）にすれば、この中でのオン
の拡がり速度の問題を解決することができる。このため
前記タンオン時の電流密度の増大による電流密度の低下
の問題も解決でき、更に本発明では従来の構造と異な
り、単位サイリスタがチップ全面に分散された形となる
ため、オン時の発熱が分散される。従ってこれによって
も電流容量の増大を図りうるもので、以上については電
極Ｔ2 →Ｔ1 方向の動作においても同様である。従って
本発明によれば従来の構造のものに比べて、サージ動作
性能と遮断性能の共にすぐれた製造容易なサージ防護素
子を実現できる。
1 およびＮ2 ベース領域Ｓ1 ，Ｓ2 を有効面積とする逆
向きの単位サイリスタが中央のＰ半導体共通基板、即ち
Ｐベース領域を共通として交互に配置された構造であっ
て、次のように動作する。電極Ｔ1 →Ｔ2 方向における
オン状態では、露呈Ｎ2 ベース領域Ｓ2 の部分が導通し
ている。電流が減少してタンオフに至る動作における露
呈Ｎ1 ベース領域Ｓ1 の作用は、図８（ａ）（ｂ）を用
いて前記した従来素子の露呈Ｎ1 ベース領域Ｓ1 のそれ
と同じである。従って本発明によれば同一チップ面積の
場合、露呈Ｎ1 およびＮ2 ベース領域Ｓ1 およびＳ2 の
数を増し、Ｓ1 とＳ2 間の距離Ｄを小さくすることによ
り、保持電流ＩH を増大させて遮断性能を向上させるこ
とができる。次にタンオン過程では、図１に示すように
露呈Ｎ1 ベース領域Ｓ1 に対向する部分には、Ｐ2 エミ
ッタ領域が位置している。従って本発明の構造では、図
８によって前記した従来の構造のものと異なり、無効電
流成分Ｉ0 が流れるのが阻止される。このためＩ0 に起
因するスイッチング電流ＩS の増大によるサージ動作性
能の低下を生ずることがないもので、これは電極Ｔ2 →
Ｔ1 方向の動作時において同じである。また本発明では
露呈Ｎ2 ベース領域Ｓ2 に対応する部分が、各々一つの
単位サイリスタを形成している。従ってＳ2 の面積を小
（同一チップ面積で数を大）にすれば、この中でのオン
の拡がり速度の問題を解決することができる。このため
前記タンオン時の電流密度の増大による電流密度の低下
の問題も解決でき、更に本発明では従来の構造と異な
り、単位サイリスタがチップ全面に分散された形となる
ため、オン時の発熱が分散される。従ってこれによって
も電流容量の増大を図りうるもので、以上については電
極Ｔ2 →Ｔ1 方向の動作においても同様である。従って
本発明によれば従来の構造のものに比べて、サージ動作
性能と遮断性能の共にすぐれた製造容易なサージ防護素
子を実現できる。
【０００８】以上に加えて本発明においては、露呈Ｎ1
ベース領域Ｓ1 と露呈Ｎ2 ベース領域は、それぞれＤの
間隔をもつように設けられ、しかも前記したように露呈
Ｎ1ベース領域Ｓ1 はＰ2 エミッタ領域と対面し、露呈
Ｎ2 ベース領域Ｓ2 はＰ1 エミッタ領域と対面した構造
をもつ、従って以下に説明するように距離Ｄを、製造技
術上の加工精度などと関連のもとに適切に選定すること
により、サージ動作性能を更に向上させることができ、
また露呈ベース領域Ｓ1 とＳ2 の大きさφを製造技術上
の加工精度などと関連させて適切に選定することによ
り、タンオン過程におけるオン面積の拡がり速度を更に
向上させて電流容量を向上できる。
ベース領域Ｓ1 と露呈Ｎ2 ベース領域は、それぞれＤの
間隔をもつように設けられ、しかも前記したように露呈
Ｎ1ベース領域Ｓ1 はＰ2 エミッタ領域と対面し、露呈
Ｎ2 ベース領域Ｓ2 はＰ1 エミッタ領域と対面した構造
をもつ、従って以下に説明するように距離Ｄを、製造技
術上の加工精度などと関連のもとに適切に選定すること
により、サージ動作性能を更に向上させることができ、
また露呈ベース領域Ｓ1 とＳ2 の大きさφを製造技術上
の加工精度などと関連させて適切に選定することによ
り、タンオン過程におけるオン面積の拡がり速度を更に
向上させて電流容量を向上できる。
【０００９】即ちオン時本発明の構造においては、電流
Ｉ2 が露呈ベース領域Ｓ1 からＳ2へと、Ｐ半導体共通
基板を斜めに横切って流れるが、これは接合Ｊ1 の順バ
イアスには無効な電流であり、スイッチング電流ＩS を
増大させる一因となっている。従って電流Ｉ2 を小とす
ることによりサージ動作性能を向上しうる。この電流Ｉ
2 は図１（ｃ）中における、電流の流路を考えることに
より理解されるように、間隔ＤとＷP に関係し、ＷP を
例えば一定とした場合Ｄが小になるに伴い急激に大にな
り、Ｄが負となると図８で示した従来構造における無効
電流成分Ｉ0 と同じになる。一方図１において露呈ベー
ス領域Ｓ1 ，Ｓ2 の面積を一定としたとき距離Ｄを大に
すると、Ｓ1 ，Ｓ2 が数が減って露呈ベース領域の総面
積、従って電流容量の減少を招くことになる。このため
Ｄをあまり大にすることは好ましくない。従って以上か
ら距離Ｄには厚さＷP に対して最適な範囲があり、Ｄを
露呈ベース領域の形状や配置、各層の構造、例えば不純
物濃度や厚さとの関連、製造技術上の加工精度などを考
慮して最適に選定することにより、サージ動作性能を更
に向上できる。実験によれば最適範囲として ＷP ／２≦Ｄ≦２ＷP ………（１） とするのが適当であるとする結果が得られた。
Ｉ2 が露呈ベース領域Ｓ1 からＳ2へと、Ｐ半導体共通
基板を斜めに横切って流れるが、これは接合Ｊ1 の順バ
イアスには無効な電流であり、スイッチング電流ＩS を
増大させる一因となっている。従って電流Ｉ2 を小とす
ることによりサージ動作性能を向上しうる。この電流Ｉ
2 は図１（ｃ）中における、電流の流路を考えることに
より理解されるように、間隔ＤとＷP に関係し、ＷP を
例えば一定とした場合Ｄが小になるに伴い急激に大にな
り、Ｄが負となると図８で示した従来構造における無効
電流成分Ｉ0 と同じになる。一方図１において露呈ベー
ス領域Ｓ1 ，Ｓ2 の面積を一定としたとき距離Ｄを大に
すると、Ｓ1 ，Ｓ2 が数が減って露呈ベース領域の総面
積、従って電流容量の減少を招くことになる。このため
Ｄをあまり大にすることは好ましくない。従って以上か
ら距離Ｄには厚さＷP に対して最適な範囲があり、Ｄを
露呈ベース領域の形状や配置、各層の構造、例えば不純
物濃度や厚さとの関連、製造技術上の加工精度などを考
慮して最適に選定することにより、サージ動作性能を更
に向上できる。実験によれば最適範囲として ＷP ／２≦Ｄ≦２ＷP ………（１） とするのが適当であるとする結果が得られた。
【００１０】次にタンオン過程におけるオン面積の拡が
りに関係して、露呈ベース領域Ｓ1，Ｓ2 の大きさφに
ついて説明する。図２は本発明において電流Ｉ1 が増加
して接合Ｊ1 を順バイアスし、タンオンが始まる過程を
示す部分拡大図である。電極Ｔ1 →Ｔ2 方向の動作にお
いては順バイアス露呈Ｎ2 ベース領域Ｓ2 の真上の中央
部において電流Ｉ 1 が最大となる。従ってこの部分で先
ず正孔の注入ｉh が起こり、接合Ｊ3 からの電子注入ｉ
eと相まって、この部分からタンオンが始まって露呈Ｎ
2 ベース領域全面に拡がることになる。この拡がり現象
は主として注入キャリア（電子と正孔）の縦および横方
向の拡散によって定まる。このため露呈Ｎ2 ベース領域
Ｓ2 の大きさφは、Ｐ半導体共通基板の厚さＷP に依存
し、φ／２がＷP 程度であれば動作時間は縦方向のキャ
リア移動時間のみによってほぼ定まり、これを越えると
オンが全面に拡がるまでに要する時間は大となる。従っ
て電流密度が過大となるのを招かないためには、電流の
立上り速度が速い用途（商用周波交流のような遅いもの
では殆ど問題はない）に対しては、露呈Ｎ2 ベース領域
Ｓ2 の大きさについて上限を設けることが有効であり、
これは電極Ｔ2 →Ｔ1 方向の動作についても全く同様に
云える。一方露呈ベース領域Ｓ1 ，Ｓ2 間の距離Ｄが前
記（１）式により制限された条件のもとで、露呈ベース
領域Ｓ1 とＳ2 の大きさが小さいと、同一チップ面積で
は電流容量を定めるＳ1 ，Ｓ2 の総面積が小さくなる。
従ってこの面から露呈ベース領域Ｓ1 とＳ2 の面積の下
限に制限を受けざるを得ない。従ってφについても電流
の立上りの速い用途に対してはＰ半導体共通基板の厚さ
ＷP に関して最適範囲があり、これを満足させることに
より更に電流容量を増大させることができる。実験によ
れば最適範囲は、露呈ベース領域Ｓ1 ，Ｓ2 の形状や配
置、各層の構造例えば不純物濃度や厚さ、製造上の加工
精度などの条件、露呈ベース領域の距離Ｄなどを加味し
て ＷP ≦φ≦４ＷP ……………（２） とするのが適当であるとする結果が得られた。
りに関係して、露呈ベース領域Ｓ1，Ｓ2 の大きさφに
ついて説明する。図２は本発明において電流Ｉ1 が増加
して接合Ｊ1 を順バイアスし、タンオンが始まる過程を
示す部分拡大図である。電極Ｔ1 →Ｔ2 方向の動作にお
いては順バイアス露呈Ｎ2 ベース領域Ｓ2 の真上の中央
部において電流Ｉ 1 が最大となる。従ってこの部分で先
ず正孔の注入ｉh が起こり、接合Ｊ3 からの電子注入ｉ
eと相まって、この部分からタンオンが始まって露呈Ｎ
2 ベース領域全面に拡がることになる。この拡がり現象
は主として注入キャリア（電子と正孔）の縦および横方
向の拡散によって定まる。このため露呈Ｎ2 ベース領域
Ｓ2 の大きさφは、Ｐ半導体共通基板の厚さＷP に依存
し、φ／２がＷP 程度であれば動作時間は縦方向のキャ
リア移動時間のみによってほぼ定まり、これを越えると
オンが全面に拡がるまでに要する時間は大となる。従っ
て電流密度が過大となるのを招かないためには、電流の
立上り速度が速い用途（商用周波交流のような遅いもの
では殆ど問題はない）に対しては、露呈Ｎ2 ベース領域
Ｓ2 の大きさについて上限を設けることが有効であり、
これは電極Ｔ2 →Ｔ1 方向の動作についても全く同様に
云える。一方露呈ベース領域Ｓ1 ，Ｓ2 間の距離Ｄが前
記（１）式により制限された条件のもとで、露呈ベース
領域Ｓ1 とＳ2 の大きさが小さいと、同一チップ面積で
は電流容量を定めるＳ1 ，Ｓ2 の総面積が小さくなる。
従ってこの面から露呈ベース領域Ｓ1 とＳ2 の面積の下
限に制限を受けざるを得ない。従ってφについても電流
の立上りの速い用途に対してはＰ半導体共通基板の厚さ
ＷP に関して最適範囲があり、これを満足させることに
より更に電流容量を増大させることができる。実験によ
れば最適範囲は、露呈ベース領域Ｓ1 ，Ｓ2 の形状や配
置、各層の構造例えば不純物濃度や厚さ、製造上の加工
精度などの条件、露呈ベース領域の距離Ｄなどを加味し
て ＷP ≦φ≦４ＷP ……………（２） とするのが適当であるとする結果が得られた。
【００１１】
【実施例】以上本発明について説明したが、例えば一方
向極性の侵入サージが殆どである回路の保護のため、例
えば図３，図４の変形構成をとることができる。また２
つの線路と接地間にサージが同時に侵入したときの保護
をも確実に行えるようにするため、図５のように本発明
の２箇の素子を複合した３端子構成とすることもでき
る。次にこれらについて説明する。図３（（ａ）図は電
極を除いた上面図、（ｂ）図はそのＡ−Ａ’部矢視断面
図）の例は、上下面の露呈Ｎ1 ，Ｎ2 ベース領域Ｓ1 ，
Ｓ2 の面積をＳ2 ＞Ｓ1 となるように異ならせる。そし
て電極Ｔ2 →Ｔ1 方向の電流容量に比べてＴ1 →Ｔ2 方
向の電流容量が大となるようにして、同一チップ面積の
もとに一方向の電流容量を犠牲にして他方向の電流容量
を増大させたもので、Ｓ1 ，Ｓ2 の面積が異なるほかは
Ｗp ／２≦Ｄ≦２Ｗp の条件を含めて、図１に示したも
のと本質的に同じである。次に図４（（ａ）図は電極を
除いた上面図、（ｂ）図はそのＡ−Ａ’部矢視断面図）
の例は図３の例と同様に一方向の電流容量を他方向の電
流容量に比べ大としたもので、この例では露呈Ｎ2 ベー
ス領域Ｓ2 を連続した一つの領域としている点が異なる
のみであり、実質的な動作，作用，効果については変わ
るものはない。また更に図５（（ａ）図は電極を除いた
上面図、（ｂ）図はそのＡ−Ａ’部矢視断面図、（ｃ）
図は基本保護回路図）の例は、本発明を３端子複合素子
に適用したもので、サージ電圧が図５（ｃ）のように、
線路Ｌ1 と接地Ｇ間に印加された場合には、電極Ｔ1 −
Ｔ3 間が動作し、線路Ｌ2 と接地Ｇ間に印加された場合
には、電極Ｔ2 −Ｔ3 間が動作するようにする（サージ
の極性が逆の場合も同様である）。またＰ 2 エミッタ領
域とＮ2 ベース領域を共通として、電極Ｔ1 −Ｔ3 間が
動作したときこれに縦続して電極Ｔ2 −Ｔ3 間が動作
し、電極Ｔ2 −Ｔ3間が動作したとき電極Ｔ1 −Ｔ3 間
が縦続動作するようにして、接地Ｇに対して線路Ｌ1 と
Ｌ2 に同時に正逆サージが侵入したときにも、時間差な
くＴ1 −Ｔ3間およびＴ2 −Ｔ3 が同時に動作して、線
路Ｌ1 ，Ｌ2 間に横サージを生じないようにし、これに
よる被防護回路Ｈの損傷などを招かないようにしたもの
である。なお以上における説明では、露呈ベース領域Ｓ
1 ，Ｓ2 の形状を円形としているが、これは本発明の本
質ではなく、本発明の範囲内において種々の形状から考
えられる。またＳ1 ，Ｓ2 との配置についても同様であ
る。この場合露呈ベース領域の露呈形状が円形以外の場
合には、距離Ｄについては最短距離、露呈ベース領域Ｓ
1 ，Ｓ2 の大きさφについては最大径を考えればよい。
また以上においては伝導型がＰ1 Ｎ1 ＰＮ2 Ｐ2 型であ
る場合について説明したが、逆の伝導型であるＮ1 Ｐ1
ＮＰ2 Ｎ2 としても、本発明が同様に成立することは云
うまでもない。
向極性の侵入サージが殆どである回路の保護のため、例
えば図３，図４の変形構成をとることができる。また２
つの線路と接地間にサージが同時に侵入したときの保護
をも確実に行えるようにするため、図５のように本発明
の２箇の素子を複合した３端子構成とすることもでき
る。次にこれらについて説明する。図３（（ａ）図は電
極を除いた上面図、（ｂ）図はそのＡ−Ａ’部矢視断面
図）の例は、上下面の露呈Ｎ1 ，Ｎ2 ベース領域Ｓ1 ，
Ｓ2 の面積をＳ2 ＞Ｓ1 となるように異ならせる。そし
て電極Ｔ2 →Ｔ1 方向の電流容量に比べてＴ1 →Ｔ2 方
向の電流容量が大となるようにして、同一チップ面積の
もとに一方向の電流容量を犠牲にして他方向の電流容量
を増大させたもので、Ｓ1 ，Ｓ2 の面積が異なるほかは
Ｗp ／２≦Ｄ≦２Ｗp の条件を含めて、図１に示したも
のと本質的に同じである。次に図４（（ａ）図は電極を
除いた上面図、（ｂ）図はそのＡ−Ａ’部矢視断面図）
の例は図３の例と同様に一方向の電流容量を他方向の電
流容量に比べ大としたもので、この例では露呈Ｎ2 ベー
ス領域Ｓ2 を連続した一つの領域としている点が異なる
のみであり、実質的な動作，作用，効果については変わ
るものはない。また更に図５（（ａ）図は電極を除いた
上面図、（ｂ）図はそのＡ−Ａ’部矢視断面図、（ｃ）
図は基本保護回路図）の例は、本発明を３端子複合素子
に適用したもので、サージ電圧が図５（ｃ）のように、
線路Ｌ1 と接地Ｇ間に印加された場合には、電極Ｔ1 −
Ｔ3 間が動作し、線路Ｌ2 と接地Ｇ間に印加された場合
には、電極Ｔ2 −Ｔ3 間が動作するようにする（サージ
の極性が逆の場合も同様である）。またＰ 2 エミッタ領
域とＮ2 ベース領域を共通として、電極Ｔ1 −Ｔ3 間が
動作したときこれに縦続して電極Ｔ2 −Ｔ3 間が動作
し、電極Ｔ2 −Ｔ3間が動作したとき電極Ｔ1 −Ｔ3 間
が縦続動作するようにして、接地Ｇに対して線路Ｌ1 と
Ｌ2 に同時に正逆サージが侵入したときにも、時間差な
くＴ1 −Ｔ3間およびＴ2 −Ｔ3 が同時に動作して、線
路Ｌ1 ，Ｌ2 間に横サージを生じないようにし、これに
よる被防護回路Ｈの損傷などを招かないようにしたもの
である。なお以上における説明では、露呈ベース領域Ｓ
1 ，Ｓ2 の形状を円形としているが、これは本発明の本
質ではなく、本発明の範囲内において種々の形状から考
えられる。またＳ1 ，Ｓ2 との配置についても同様であ
る。この場合露呈ベース領域の露呈形状が円形以外の場
合には、距離Ｄについては最短距離、露呈ベース領域Ｓ
1 ，Ｓ2 の大きさφについては最大径を考えればよい。
また以上においては伝導型がＰ1 Ｎ1 ＰＮ2 Ｐ2 型であ
る場合について説明したが、逆の伝導型であるＮ1 Ｐ1
ＮＰ2 Ｎ2 としても、本発明が同様に成立することは云
うまでもない。
【００１２】
【発明の効果】以上から明らかなように本発明によれ
ば、サージ動作性能と遮断性能にすぐれ、しかも雷サー
ジなどの立上りの速いサージに対しても十分な保護を行
いうるすぐれたサージ防護素子を提供しうるもので、通
信回路などの雷サージ防護などこの種サージ防護にすぐ
れた効果を奏する。
ば、サージ動作性能と遮断性能にすぐれ、しかも雷サー
ジなどの立上りの速いサージに対しても十分な保護を行
いうるすぐれたサージ防護素子を提供しうるもので、通
信回路などの雷サージ防護などこの種サージ防護にすぐ
れた効果を奏する。
【図１】本発明の基本構造を示す実施例の説明図であ
る。
る。
【図２】本発明におけるタンオンが始まる過程の説明図
である。
である。
【図３】本発明の他の実施例の説明図である。
【図４】本発明の他の実施例の説明図である。
【図５】本発明を３端子複合素子に適用した例の説明図
である。
である。
【図６】従来のサージ防護素子の説明図である。
【図７】従来のサージ防護素子の基本動作回路である。
【図８】特性の改善されたサージ防護素子の説明図であ
る。
る。
Ｅ0 電源電圧 Ｒ 回路インピーダンス Ｚ サージ防護素子 Ｈ 被保護回路 Ｓ サージ Ｄ 露呈Ｎ1 ベース領域Ｓ1 と露呈Ｎ2 ベース領域Ｓ2
間の距離 ＷP Ｐ共通半導体基板の厚み φ 露呈Ｎ1 ベース領域Ｓ1 と露呈Ｎ2 ベース領域Ｓ2
の大きさ
間の距離 ＷP Ｐ共通半導体基板の厚み φ 露呈Ｎ1 ベース領域Ｓ1 と露呈Ｎ2 ベース領域Ｓ2
の大きさ
Claims (5)
- 【請求項１】 第１の導電型の半導体層が共通基板とし
て用いられ、該共通基板の一方の面側に形成された第２
の導電型の第１のベース層と、該第１のベース層上に第
１の導電型の第１のエミッタ層とが形成されると共に、
前記共通基板の他方の面側に形成された第２の導電型の
第２のベース層と、該第２のベース層上に第１の導電型
の第２のエミッタ層とが形成され、 前記第１のベース層は前記第１のエミッタ層が分離され
ることなく一体形成が維持されるように、該第１のエミ
ッタ層を複数箇所において突き抜けて露呈領域が形成さ
れると共に、前記第２のベース層は前記第２のエミッタ
層が分離されることなく一体形成が維持されるように、
該第２のエミッタ層を複数箇所において突き抜けて露呈
領域が形成され、 前記一方の面側では前記第１のベース層の前記複数個の
露呈領域と前記分離されることなしに一体形成された前
記第１のエミッタ層とに接するように一方の電極が形成
され、前記他方の面側では前記第２のベース層の前記複
数個の露呈領域と前記分離されることなしに一体形成さ
れた前記第２のエミッタ層とに接するように他方の電極
が形成され、 前記第１のベース層の前記一方の電極と接する前記複数
個の露呈領域と、前記第２のベース層の前記他方の電極
と接する前記複数個の露呈領域とは、前記共通基板の一
方の面と他方の面に直交する方向で相互に重ならないよ
うに離間せしめると共に交互に配置し、かつ該一方の面
の露呈領域と他方の面の露呈領域との前記離間の最短距
離Ｄは、前記共通基板の厚さをＷp としたとき、Ｗp ／
２≦Ｄ≦２Ｗp の関係となるように構成されたサージ防
護素子。 - 【請求項２】 前記一方の面の第１のベース層の露呈領
域及び前記他方の面の第２のベース層の露呈領域の最大
径φは、前記共通基板の厚さをＷp としたとき、Ｗp ≦
φ≦４Ｗp の関係となるように構成された請求項１に記
載のサージ防護素子。 - 【請求項３】 前記一方の面の第１のベース層の露呈領
域の面積と前記他方の面の第２のベース層の露呈領域の
面積を異なる大きさの面積として構成された請求項１に
記載のサージ防護素子。 - 【請求項４】 第１の導電型の半導体層が共通基板とし
て用いられ、該共通基板の一方の面側に形成された第２
の導電型の第１のベース層と、該第１のベース層上に第
１の導電型の第１のエミッタ層とが形成されると共に、
前記共通基板の他方の面側に形成された第２の導電型の
第２のベース層と、該第２のベース層上に第１の導電型
の第２のエミッタ層とが形成され、 前記第１のベース層は前記第１のエミッタ層が分離され
ることなく一体形成が維持されるように、該第１のエミ
ッタ層を複数箇所において突き抜けて露呈領域が形成さ
れると共に、前記第２のベース層は前記第２のエミッタ
層を複数個に分離して連続した一つの領域として突き抜
けて露呈領域が形成され、 前記一方の面側では前記第１のベース層の前記複数個の
露呈領域と前記分離されることなしに一体形成された前
記第１のエミッタ層とに接するように一方の電極が形成
され、前記他方の面側では前記第２のエミッタ層を複数
個に分離して一つの領域として露呈した前記第２のベー
ス層の露呈領域と前記複数個に分離された前記第２のエ
ミッタ層とに接するように他方の電極が形成され、 前記第１のベース層の前記一方の電極と接する前記複数
個の露呈領域と、前記第２のベース層の前記他方の電極
と接する一つの領域として形成された露呈領域とは、前
記共通基板の一方の面と他方の面に直交する方向で相互
に重ならないように離間せしめて配置し、かつ該一方の
面の露呈領域と他方の面の露呈領域との前記離間の最短
距離Ｄは、前記共通基板の厚さをＷ p としたとき、Ｗ p
／２≦Ｄ≦２Ｗ p の関係となるように構成された サージ
防護素子。 - 【請求項５】 前記一方の面の第１のエミッタ層を複数
箇所において突き抜けて露呈した第１のベース層、又は
前記他方の面の第２のエミッタ層を複数箇所において突
き抜けて露呈した第２のベース層のいずれか片方の面の
前記電極を、それぞれ前記第１のエミッタ層又は前記第
２のエミッタ層と前記第１のベース層又は前記第２のベ
ース層とに接するように２つに分離して３端子複合素子
として構成された請求項１，２，３又は４に記載のサー
ジ防護素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03335859A JP3142617B2 (ja) | 1991-11-27 | 1991-11-27 | サージ防護素子 |
| US07/946,092 US5352905A (en) | 1991-11-27 | 1992-09-17 | Semiconductor surge suppressor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03335859A JP3142617B2 (ja) | 1991-11-27 | 1991-11-27 | サージ防護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677472A JPH0677472A (ja) | 1994-03-18 |
| JP3142617B2 true JP3142617B2 (ja) | 2001-03-07 |
Family
ID=18293186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03335859A Expired - Fee Related JP3142617B2 (ja) | 1991-11-27 | 1991-11-27 | サージ防護素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5352905A (ja) |
| JP (1) | JP3142617B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2699015B1 (fr) * | 1992-12-04 | 1995-02-24 | Sgs Thomson Microelectronics | Dispositif de protection contre des surtensions. |
| US5483086A (en) * | 1993-04-20 | 1996-01-09 | Shindengen Electric Manufacturing Co., Ltd. | Four layer semiconductor surge protector having plural short-circuited junctions |
| FR2709872B1 (fr) * | 1993-09-07 | 1995-11-24 | Sgs Thomson Microelectronics | Diode de shockley bidirectionnelle. |
| US5500377A (en) * | 1994-09-06 | 1996-03-19 | Motorola, Inc. | Method of making surge suppressor switching device |
| US5815359A (en) * | 1995-09-08 | 1998-09-29 | Texas Instruments Incorporated | Semiconductor device providing overvoltage protection against electrical surges of positive and negative polarities, such as caused by lightning |
| JP2002184952A (ja) * | 2000-12-15 | 2002-06-28 | Shindengen Electric Mfg Co Ltd | 半導体装置、半導体装置の製造方法 |
| JP3742636B2 (ja) * | 2003-08-27 | 2006-02-08 | ファナック株式会社 | サージ電圧抑制装置 |
| CN103956387A (zh) * | 2014-05-15 | 2014-07-30 | 安徽芯旭半导体有限公司 | 一种浪涌防护器件 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3391310A (en) * | 1964-01-13 | 1968-07-02 | Gen Electric | Semiconductor switch |
| US3907615A (en) * | 1968-06-28 | 1975-09-23 | Philips Corp | Production of a three-layer diac with five-layer edge regions having middle region thinner at center than edge |
| NL162658C (nl) * | 1969-04-08 | 1980-06-16 | Organon Nv | Werkwijze voor de omzetting van een 17beta-hydroxy- -steroid in de overeenkomstige 17alfa-hydroxy- -verbinding. |
| SE414357B (sv) * | 1978-08-17 | 1980-07-21 | Asea Ab | Overspenningsskydd for skydd av halvledarkomponenter av lageffekttyp |
| US4644437A (en) * | 1985-11-01 | 1987-02-17 | At&T Bell Laboratories | Telephone subscriber loop overvoltage protection integrated circuit |
| US4905119A (en) * | 1988-06-27 | 1990-02-27 | Teccor Electronics, Inc. | Solid state overvoltage protection circuit |
| US4967256A (en) * | 1988-07-08 | 1990-10-30 | Texas Instruments Incorporated | Overvoltage protector |
| JPH0614546B2 (ja) * | 1990-02-09 | 1994-02-23 | 新電元工業株式会社 | 複合サイリスタ |
-
1991
- 1991-11-27 JP JP03335859A patent/JP3142617B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-17 US US07/946,092 patent/US5352905A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5352905A (en) | 1994-10-04 |
| JPH0677472A (ja) | 1994-03-18 |
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