JPH03192770A

JPH03192770A - 双方向サイリスタ

Info

Publication number: JPH03192770A
Application number: JP33412089A
Authority: JP
Inventors: Tatsuji Nakai; 辰治中井
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 1989-12-21
Filing date: 1989-12-21
Publication date: 1991-08-22
Anticipated expiration: 2010-12-20
Also published as: JPH07120789B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ターンオンさせるためのゲートトリガ電流を
所望のレベルに容易に設定することができる双方向サイ
リスタ（トライアック）に関する。

［従来の技術及び発明が解決しようとする課題］モータ
制ｔｎ回路等に使用される交流制御用半導体装置として
、トライアックが知られている。トライアックは、例え
ば特公昭５２−６０７８号公報等の種々の刊行物に既に
開示されている。従来の典型的なトライアックは第５図
に示すようにＮ形半導体から成るＮｌ　、Ｎ２　、Ｎ３
　、Ｎ４半導体領域と、Ｐ形半導体から成るＰｉ　、Ｐ
２　、Ｐ３半導体領域とを有する半導体基体１１と、半
導体基体１１の一方の表面１２においてＰ１半導体領域
とＮ２半導体領域とに接続されている第１の土竜ｉＴ１
と、他方の表面１３においてＰ２半導体領域とＮ３半導
体領域とに接続されている第２の主電極Ｔ２と、一方の
表面１２においてＰ１半導体領域とＮ４半導体領域とに
接続されているゲート電極Ｇとから成る。

このトライアックは次の４つのモードでターンオンする
。

（１）　第１の主電極Ｔ１を基準にして第２の主電極Ｔ
２が正電位の時にゲート電極Ｇを負電位にしてターンオ
ンさせる第１のモード。

（２）　第１の主電極Ｔ１を基準にして第２の主電極Ｔ
２が負電位の時にゲート電極Ｇを負電位としてターンオ
ンさせる第２のモード。

（３）　第１の主電極Ｔ１を基準にして第２の主電極Ｔ
２が正電位の時にゲート電極Ｇを正電位としてターンオ
ンさせる第３のモード。

（４）　第１の主電極Ｔ１を基準にして第２の主電極Ｔ
２が負電位の時にゲート電極Ｇを正電位としてターンオ
ンさせる第４のモード。

［発明が解決しようとする課題］ところで、トライアックにおいて、ゲートトリガ感度を
向上させるなめには、ゲートトリガ電流ＩＧＴを小さく
することが必要である。しかし、ノイズによる誤動作を
防止するためには、ゲートトリガ電流をあまり小さくす
ることは望ましくない。

したがって、ゲートトリガ電流のレベルはトライアック
を使用する電気回路の条件等を考慮して最適値に設定さ
れる。ゲートトリガ電流を調整する方法として半導体基
体１１の一方の表面１２に配置されているＮ２半導体領
域とＮ４半導体領域との間のＰ１半導体領域の幅狭部分
１４の幅又は第１の主電極Ｔ１からＰ１半導体領域の表
面を通ってゲート電極Ｇに至る電流通路の長さを変える
方法があるが、半導体基体１１の各半導体領域の配置を
変えることが必要になり、この方法ではゲートトリガ電
流を容易に調整することができない。

また、Ｐ１半導体領域の不純物濃度を変えることによっ
てもゲートトリガ電流が変化するが、前述の方法と同様
に容易に調整ができない。

ところで、トライアックを前述の第１〜第４のモードの
全部で動作させることができれば、種々の回路に適用す
ることができる。しかし、４つのモードの全部でターン
オンすることを要求する電気回路は少ない。

そこで、本発明の目的は、前述の第３及び第４のモード
でのターンオンが不可能である代りに、ゲートトリガ電
流のレベルの調整が容易である双方向サイリスタを提供
することにある。

［課題を解決するための手段］上記目的を達成するための本発明は、実施例を示す図面
の符号を参照して説明すると、半導体基体１１と、前記
半導体基体１１の一方の表面１２上に夫々設けられた第
１の土竜［ｉＴｌ及びゲート電極Ｇと、前記半導体基体
１１の他方の表面１３に設けられた第２の土竜＠Ｔ２と
、前記半導体基体１１の前記一方の表面１２上に設けら
れた絶縁１！１６と、前記絶縁膜１６の上に設けられ且
つ前記第１の主電極Ｔ１と前記ゲート電極Ｇとの間に電
気的に接続された抵抗体１７とを備えており、前記半導
体基体１１が、第１の導電形の第１の半導体領域Ｎ１と
、前記第１の半導体領域Ｎ１の−方の側に隣接し且つ前
記一方の表面１２に露出している第１の導電形と反対の
第２の導電形の第２の半導体領域Ｐ１と、前記第１の半
導体領域Ｎ１の他方の側に隣接し且つ前記他方の表面１
３に露出している第２の導電形の第３の半導体領域Ｐ２
と、前記第２の半導体領域Ｐ１の中に配置され且つ前記
一方の表面１２に露出している第１の導電形の第４の半
導体領域Ｎ２と、前記第２の半導体領域Ｐ１の中に配置
され且つ前記一方の表面１２に露出している第１の導電
形の第５の半導体領域Ｎ４と、前記第３の半導体領域Ｐ
２の中に配置され且つ前記他方の表面１３に露出し、且
つ前記第５の半導体領域Ｎ４に対向する部分を有し、且
つ前記第４の半導体領域Ｎ２を介しさないで前記第１の
主電極Ｔ１に対向する部分を有している第１の導電形の
第６の半導体領域Ｎ３とから成り、前記第１の主電極Ｔ
１が前記第２の半導体領域Ｐ１と前記第４の半導体領域
Ｎ２どの両方に接続され、前記第２の主電極Ｔ２が前記
第３の半導体領域Ｐ２と前記第６の半導体領域Ｎ３との
両方に接続され、前記ゲート電極Ｇが前記第５の半導体
領域Ｎ４のみに接続されていることを特徴とする双方向
サイリスタに係わるものである。

［作　用］本発明の双方向サイリスタでは、第１の主電極Ｔ１とゲ
ート電極Ｇとの間に流れるゲートトリガ電流が、抵抗体
１７を介して流れる第１のゲート電流と、第２の半導体
領域Ｐ１と第５の半導体領域Ｎ４によって形成されるＰ
Ｎ接合を介して流れる第２のゲート電流から成る。第１
のゲート電流が流れることによって、抵抗体１７の両端
に電圧差が生じ、これによって第２の半導体領域Ｐ１と
第５の半導体領域Ｎ４によって形成されるＰＮ接合が順
バイアスされてターンオン動作が始まる。

上記のＰＮ接合に加わる順方向電圧に依存して流れる第
２のゲート電流のレベルは第１のゲート電流によって生
じる抵抗体１７の両端の電圧差に依存する。したがって
、抵抗体１７の抵抗値を変えることによって第１のゲー
ト電流と第２のゲート電流のレベルを所望値に設定する
ことができる。

なお、この双方向サイリスタは、前述の第１及び第２の
モードでの動作は可能であるが、第３及び第４のモード
での動作は不可能である。

［実施例］次に、第１図〜第５図を参照して本発明の一実施例に係
わるトライアックを説明する。

このトライアックを構成する半導体基体１１は、Ｎ１で
示されているＮ形（第１の導電形）の第１の半導体領域
（以下、Ｎ１領域と言う）と、Ｐｌで示されているＰ形
（第２の導電形）の第２の半導体領域（以下、Ｐ１領域
と言う）と、Ｐ２で示されているＰ形の第３の半導体領
域（以下、Ｐ２領域と言う）と、Ｎ２で示されているＮ
形の第４の半導体領域（以下、Ｎ２領域と言う）と、Ｎ
４で示されているＮ形の第５の半導体領域（以下、Ｎ４
領域と言う）と、Ｎ３で示されているＮ形の第６の半導
体領域（以下、Ｎ３領域と言う）と、Ｐ３で示されてい
るＰ形の第７の半導体領域（以下、Ｐ３領域と言う）と
から成る。

Ｎ１領域は出発母材であるＮ形シリコン半導体基板から
成り、半導体基体１１の中央に位置している。

Ｐ１領域はＮ１領域との間にＰＮ接合を形成するように
Ｎ１領域の一方の側に配置され、且つその一部が半導体
基体１１の一方の表面１２に露出している。なお、Ｐ１
領域の側面はＮ１領域に包囲され、Ｎ１領域の一部も一
方の主面２に露出しているやＰ２領域は、Ｎ１領域との間にＰＮ接合を形成するよう
にＮ１領域の他方の側に配置され、この一部は半導体基
体１１の他方の表面１３に露出している。なお、Ｐ１領
域及びＰ２領域は共に半導体基体１１の表面１２．１３
からの不純物（例えばボロン）の拡散によって形成され
ている。

Ｎ２領域及びＮ４領域は共にＰ１領域の中に島状に配置
され、一方の表面１２に夫々露出している。またＮ２領
域とＮ４領域は、第２図に示すように両者の間にＰ１領
域の幅狭部分１４が生じるように互いに隣接配置され、
且つ幅狭部分１４が長くなるようにＮ２領域に半島状部
分１５が設けられている、Ｎ４領域はゲート領域として
機能する部分であり、この実施例では平面形状が略四角
形の２１領域の１つの角部に配置されている。なお、Ｎ
２領域及びＮ４領域は共に、不純物（例えばリン）の拡
散によって形成されている。

Ｎ３領域はＰ２領域内に島状に配置され、他方の表面１
３に露出している。なお、このＮ３領域は不純物（例え
ばリン）をＰ２領域に選択的に拡散することによって形
成される。また、第１図及び第４図から明らかなように
平面的に見てＮ４領域に重なるようにＮ３領域が配置さ
れている。

Ｐ３領域はＰ２領域に連続するように一方の表面１２か
ら不純物（例えばボロン）を拡散することによって形成
したものであり、Ｐ２領域の延長部分と見なすことがで
きる部分である。このＰ３領域が設けられているために
、Ｎ１領域と２２領域とのＰＮ接合は半導体基体１１の
側面に露出していない。

Ｎ２領域とＮ４領域とＮ３領域とが選択的に配置された
ことによって、半導体基体１１の中に、Ｎ４領域とＰ１
領域とＮ１領域とＰ２領域とＮ３領域との５層から成る
第１の部分１１ａと、Ｎ２領域とＰ１領域とＮ１領域と
Ｐ２領域との４層から成る第２の部分１１ｂと、Ｐ１領
域とＮ１領域とＰ２領域とＮ３領域との４層から成る第
３の部分１１ｃとが生じている。

真空蒸着で形成されたアルミニウム電極から成る第１の
主電極Ｔ１は、第１図及び第３図から明らかなように、
Ｎ２領域の大部分とＰ１領域に接触するように配設され
ている。真空蒸着等で形成されたＴｉ（チタン）層とＮ
ｉにッケル）層とから成る第２の主電極Ｔ２は半導体基
体１１の下面全面に配設されており、Ｐ２領域とＮ３領
域に接触している。

ゲート電極Ｇは本発明に従ってＮ４領域にのみ接してお
り、Ｐ１領域には接していない。

Ｎ２領域とＮ４領域の間に配置されたＰ１領域の幅狭部
分１４の上方には絶縁膜１６を介して抵抗体１７が形成
されており、第１の主電極Ｔ１とゲート電極Ｇとがこの
抵抗体１７を介して互いに電気的に接続されている。ゲ
ート電極Ｇはアルミニウムを真空蒸着することによって
形成されており、第１の主電極Ｔ１とゲート電極Ｇは絶
縁膜１６に設けられた開口を通じて各領域に接している
。

抵抗体１７はＣｒ−３ｉｎ（クロムとシリコン酸化物の
混合体）を周知のイオンスパッタリング法で蒸着して形
成される６本実施例では、まず、半導体基体１１の上面
全体に絶縁膜１６を形成し、続いて、この絶縁膜１６の
上面全体にＣｒ−８ｉｎ層を形成する０次に、こ・のＣ
ｒ−８ｉｎ層を選択的にエツチングして残存させた部分
を抵抗体１７とする６次に、同じくエツチングによって
絶縁ＷＡ１６に開口を設けた後、Ａｌ１極から成る第１
の主電極Ｔ１及びゲート電極ａを形成する。

［動　作］本実施例のトライアックは、第１の主電極Ｔ１を基準に
して第２の主電極Ｔ２が正電位の時に第１の主電極Ｔ１
を基準にしてゲート電極Ｇに負電位を与えた時（以下、
第１のモードと言う）にオン状態になり、また、第１の
主＠ｉＴ１を基準にして第２の主電極Ｔ２が負電位の時
に第１の主型＠Ｔ１を基準にしてゲート電極Ｇに負電位
を与えた時（以下、第２のモードと言う）にもオン状態
になる。しかし、ゲート電極Ｇの電位が第１の主電極Ｔ
１を基準にして正の時には動作しない。

第１及び第２のモードでのオン開始時の動作は従来のト
ライアックと異なる。第１のモード時には、まず、第１
の主電極Ｔ１からゲート電極Ｇに抵抗体１７を介して第
１のゲート電流ＩＧ１が流れる。これによって、抵抗体
１７の両端には、このゲート電流ＩＧ１と抵抗体１７の
抵抗値の積に基づく電位差ＶＧが生じる。この電位差Ｖ
ＧによってＰ１領域とＮ４領域によって形成される第１
のＰＮ接合が順バイアスされ、第１の主型［（ＴＩから
ゲート電極ＧにＰ１Ｎ４接合を介して第２のゲート電流
ＩＧ２が流れる。ＰＩ　Ｎ４接合が順バイアスされるこ
とによってＮ４領域からＰ１領域に注入された電子の一
部は、Ｎ１領域と２１領域によって形成されるＰｉ　Ｎ
１接合を介して、Ｎ１領域に収集される。Ｎ４領域から
Ｐ１領域への電子（少数キャリア）の注入に基づいてＮ
１領域に電子が蓄積されると、ＰＩ　Ｎ１接合が順バイ
アスになり、Ｎ４　ＰＩ　Ｎ１　Ｐ２の４層部分がター
ンオンし、Ｔ２　Ｐ２　ＮＩ　Ｐ１Ｎ４　Ｇの径路に電
流が流れる。しかる後、この動作がトリガとなって、Ｎ
２　ＰＩ　ＮＩ　Ｐ２から成る第２の部分１１ｂもター
ンオンし、Ｔ２　Ｐ２　ＮＩ　ＰＩ　Ｎ２　Ｔ１で第１
のモードの主電流が流れる。

第２のモードの時には、第１の主′ｒ４［（Ｔ１からゲ
ート電極Ｇに抵抗体１７を介して第１のゲート電流ＩＧ
Ｉが流れる。これによって、抵抗体１７の両端には、こ
のゲート電流ＩＧＩと抵抗体１７の積に基づく電位差Ｖ
Ｇが生じる。この電位差ＶＧによってＰ１領域とＮ４領
域によって形成されるＰＩＮ４接合が順バイアスされる
と、ＴＩ　ＰＩ　Ｎ４Ｇの径路で第２のゲート電流ＩＧ
２が流れる。ＰＩＮ４接合の順バイアスによってＮ４領
域からＰ１領域に注入された電子の一部はＮＩｆｉ域に
収集され、これに基づいて第１の部分１１ａにおけるＰ
Ｉ　ＮＩ　Ｐ２　Ｎ３の４層部分がターンオンし、Ｔｌ
ＰＩ　Ｎ１　Ｐ２　Ｎ３　Ｔ２の径路で電流が流れる。

この時、Ｐ１領域の電流は横方向に流れるので、Ｐ１領
域で横方向の電圧降下が生じ、Ｐ１領域の左側の電位が
右側の電位よりも高くなり、第３の部分１１ｃのＰＩ　
Ｎ１接合が強い順バイアス状態となり、第３の部分１１
ｃのＰｉ　ＮＩ　Ｐ２　Ｎ３から成る４層部分がターン
オンし、ＴＩ　ＰＩ　ＮＩ　Ｐ２Ｎ３　Ｔ２の径路で第
２のモードの主電流が縦方向に流れる。

ところで、第１及び第２のモードで第１の主電極Ｔ１と
第２の主電極Ｔ２との間をオンにするためのゲートトリ
ガ電流ＩＧＴは抵抗体１７を通って流れる第１のゲート
電流ＩＧ１とＴｌＰＩ　Ｎ４　Ｇの径路で流れる第２の
ゲート電流ＩＧ２との和である。

第２のゲート電流ＩＧ２はＰＩ　Ｎ４接合の順バイアス
電圧に依存し、この順バイアス電圧は抵抗体１７の両端
電圧即ちＴ１とＧとの間の電位差ＶＧに依存し、この電
位差ＶＧは抵抗体１７の抵抗値に依存するので、抵抗体
１７の抵抗値を調整することによって電位差ＶＧを調整
してゲートトリガ電流ＩＧＴ　（Ｉ　ＧＴ＝　Ｉ　Ｇ１
＋　Ｉ　Ｇ２）を所望レベル（高感度と耐ノイズ特性と
の両方が良好に得られるレベル）に設定することができ
る。即ち、抵抗体１７の抵抗値を変えるだけでゲートト
リガ電流ＩＧＴのレベルを所望の値に設定することがで
きる。抵抗体１７の抵抗値はその構成物質や組成比を変
えることによって抵抗率を変えるか、又は抵抗体１７の
幅や厚さを変えることによって容易に変えることができ
る。したがって、素子設計を大幅に変更せずに、ゲート
トリガ電流ＩＧＴのレベルを所望に設定することができ
る。また、抵抗体１７はＮ２領域とＮ４領域との分離等
には無関係であるから、抵抗１７を設（プたことによっ
て他の電気的特性に影響を与えることもない。

［変形例］本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（１）　実施例ではＮ４領域がＰ１領域の角部に形成さ
れたコーナーゲート構造になっているが、Ｎ４領域がＰ
１領域の側方に配置された構造（サイドゲート構造）や
Ｎ４領域がＰ１領域の中央に配置された構造（センター
ゲート構造）としても同様の効果が得られる。

（２）　　Ｐ１領域の不純物濃度を変える等の他の方法
と組合せてゲートトリガ電流ＩＧＴのレベルを調整して
もよい。

［発明の効果］以上のように、本発明によれば双方向サイリスタにおい
て、ゲートトリガ電流のレベルを容易に且つ他の電気的
特性に影響を与えることなく所望値に設定することが可
能になる。

【図面の簡単な説明】

第１図は本発明の実施例に従うトライアックを第２図、
第３図及び第４図のＩ−Ｉ線で示す断面図、第２図は第１図のトライアックの半導体基体の表面を示
す平面図、第３図は第１図のトライアックの平面図、第４図は第１
図のＩＶ−ＩＶ線を示す断面図、第５図は従来のトライ
アックを示す断面図である。１１・・・半導体基体、１２・・・一方の表面、１３・
・・他方の表面、１６・・・絶縁膜、１７・・・抵抗体
、Ｎ１・・・第１の半導体領域、Ｐｌ・・・第２の半導
体領域、Ｐ２・・・第３の半導体領域、Ｎ２・・・第４
の半導体領域、Ｎ４・・・第５の半導体領域、Ｎ３・・
・第６の半導体領域。

Claims

【特許請求の範囲】［１］半導体基体（１１）と、前記半導体基体（１１）
の一方の表面（１２）上に夫々設けられた第１の主電極
（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基体（１
１）の他方の表面（１３）に設けられた第２の主電極（
Ｔ２）と、前記半導体基体（１１）の前記一方の表面（
１２）上に設けられた絶縁膜（１６）と、前記絶縁膜（
１６）の上に設けられ且つ前記第１の主電極（Ｔ１）と
前記ゲート電極（Ｇ）との間に電気的に接続された抵抗
体（１７）とを備えており、前記半導体基体（１１）が、第１の導電形の第１の半導
体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一
方の側に隣接し且つ前記一方の表面（１２）に露出して
いる第１の導電形と反対の第２の導電形の第２の半導体
領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方
の側に隣接し且つ他方の表面（１３）に露出している第
２の導電形の第３の半導体領域（Ｐ２）と、前記第２の
半導体領域（Ｐ１）の中に配置され且つ前記一方の表面
（１２）に露出している第１の導電形の第４の半導体領
域（Ｎ２）と、前記第２の半導体領域（Ｐ１）の中に配
置され且つ前記一方の表面（１２）に露出している第１
の導電形の第５の半導体領域（Ｎ４）と、前記第３の半
導体領域（Ｐ２）の中に配置され且つ前記他方の表面（
１３）に露出し、且つ前記第５の半導体領域（Ｎ４）に
対向する部分を有し、且つ前記第４の半導体領域（Ｎ２
）を介さないで前記第１の主電極（Ｔ１）に対向する部
分を有している第１の導電形の第６の半導体領域（Ｎ３
）とから成り、前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ
１）と前記第４の半導体領域（Ｎ２）との両方に接続さ
れ、前記第２の主電極（Ｔ２）が前記第３の半導体領域（Ｐ
２）と前記第６の半導体領域（Ｎ３）との両方に接続さ
れ、前記ゲート電極（Ｇ）が前記第５の半導体領域（Ｎ４）
のみに接続されていることを特徴とする双方向サイリスタ。