JPH07120789B2 - 双方向サイリスタ - Google Patents
双方向サイリスタInfo
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- JPH07120789B2 JPH07120789B2 JP33412089A JP33412089A JPH07120789B2 JP H07120789 B2 JPH07120789 B2 JP H07120789B2 JP 33412089 A JP33412089 A JP 33412089A JP 33412089 A JP33412089 A JP 33412089A JP H07120789 B2 JPH07120789 B2 JP H07120789B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ターンオンさせるためのゲートトリガ電流を
所望のレベルに容易に設定することができる双方向サイ
リスタ（トライアック）に関する。
所望のレベルに容易に設定することができる双方向サイ
リスタ（トライアック）に関する。
［従来の技術及び発明が解決しようとする課題］ モータ制御回路等に使用される交流制御用半導体装置と
して、トライアックが知られている。トライアックは、
例えば特公昭52−6078号公報等の種々の刊行物に既に開
示されている。従来の典型的なトライアックは第５図に
示すようにＮ形半導体から成るN1、N2、N3、N4半導体領
域と、Ｐ形半導体から成るP1、P2、P3半導体領域とを有
する半導体基板11と、半導体基板11の一方の表面12にお
いてP1半導体領域とN2半導体領域とに接続されている第
１の主電極T1と、他方の表面13においてP2半導体領域と
N3半導体領域とに接続されている第２の主電極T2と、一
方の表面12においてP1半導体領域とN4半導体領域とに接
続されているゲート電極Ｇとから成る。
して、トライアックが知られている。トライアックは、
例えば特公昭52−6078号公報等の種々の刊行物に既に開
示されている。従来の典型的なトライアックは第５図に
示すようにＮ形半導体から成るN1、N2、N3、N4半導体領
域と、Ｐ形半導体から成るP1、P2、P3半導体領域とを有
する半導体基板11と、半導体基板11の一方の表面12にお
いてP1半導体領域とN2半導体領域とに接続されている第
１の主電極T1と、他方の表面13においてP2半導体領域と
N3半導体領域とに接続されている第２の主電極T2と、一
方の表面12においてP1半導体領域とN4半導体領域とに接
続されているゲート電極Ｇとから成る。
このトアイアックは次の４つのモードでターンオンす
る。
る。
（１） 第１の主電極T1を基準にして第２の主電極T2が
正電位の時にゲート電極Ｇを負電位にしてターンオンさ
せる第１のモード。
正電位の時にゲート電極Ｇを負電位にしてターンオンさ
せる第１のモード。
（２） 第１の主電極T1を基準にして第２の主電極T2が
負電位の時にゲート電極Ｇを負電位としてターンオンさ
せる第２のモード。
負電位の時にゲート電極Ｇを負電位としてターンオンさ
せる第２のモード。
（３） 第１の主電極T1を基準にして第２の主電極T2が
正電位の時にゲート電極Ｇを正電位としてターンオンさ
せる第３のモード。
正電位の時にゲート電極Ｇを正電位としてターンオンさ
せる第３のモード。
（４） 第１の主電極T1を基準にして第２の主電極T2が
負電位の時にゲート電極Ｇを正電位としてターンオンさ
せる第４のモード。
負電位の時にゲート電極Ｇを正電位としてターンオンさ
せる第４のモード。
［発明が解決しようとする課題］ ところで、トライアックにおいて、ゲートトリガ感度を
向上させるためには、ゲートトリガ電流ＩGTを小さくす
ることが必要である。しかし、ノイズによる誤動作を防
止するためには、ゲートトリガ電流をあまり小さくする
ことは望ましくない。したがって、ゲートトリガ電流の
レベルはトライアックを使用する電気回路の条件等を考
慮して最適値に設定される。ゲートトリガ電流を調整す
る方法として半導体基板11の一方の表面12に配置されて
いるN2半導体領域とN4半導体領域との間のP1半導体領域
の幅狭部分14の幅又は第１の主電極T1からP1半導体領域
の表面を通ってゲート電極Ｇに至る電流通路の長さを変
える方法があるが、半導体基板11の各半導体領域の配置
を変えることが必要になり、この方法ではゲートトリガ
電流を容易に調整することができない。また、P1半導体
領域の不純物濃度を変えることによってもゲートトリガ
電流が変化するが、前述の方法と同様に容易に調整がで
きない。
向上させるためには、ゲートトリガ電流ＩGTを小さくす
ることが必要である。しかし、ノイズによる誤動作を防
止するためには、ゲートトリガ電流をあまり小さくする
ことは望ましくない。したがって、ゲートトリガ電流の
レベルはトライアックを使用する電気回路の条件等を考
慮して最適値に設定される。ゲートトリガ電流を調整す
る方法として半導体基板11の一方の表面12に配置されて
いるN2半導体領域とN4半導体領域との間のP1半導体領域
の幅狭部分14の幅又は第１の主電極T1からP1半導体領域
の表面を通ってゲート電極Ｇに至る電流通路の長さを変
える方法があるが、半導体基板11の各半導体領域の配置
を変えることが必要になり、この方法ではゲートトリガ
電流を容易に調整することができない。また、P1半導体
領域の不純物濃度を変えることによってもゲートトリガ
電流が変化するが、前述の方法と同様に容易に調整がで
きない。
ところで、トライアックを前述の第１〜第４のモードの
全部で動作させることができれば、種々の回路に適用す
ることができる。しかし、４つのモードの全部でターン
オンすることを要求する電気回路は少ない。
全部で動作させることができれば、種々の回路に適用す
ることができる。しかし、４つのモードの全部でターン
オンすることを要求する電気回路は少ない。
そこで、本発明の目的は、前述の第３及び第４図のモー
ドでのターンオンが不可能である代りに、ゲートトリガ
電流のレベルの調整が容易である双方向サイリスタを提
供することにある。
ドでのターンオンが不可能である代りに、ゲートトリガ
電流のレベルの調整が容易である双方向サイリスタを提
供することにある。
［課題を解決するための手段］ 上記目的を達成するための本発明は、実施例を示す図面
の符号を参照して説明すると、半導体基板11と、前記半
導体基板11の一方の表面12上に夫々設けられた第１の主
電極T1及びゲート電極Ｇと、前記半導体基板11の他方の
表面13に設けられた第２の主電極T2と、前記半導体基板
11の前記一方の表面12上に設けられた絶縁膜16と、前記
絶縁膜16の上に設けられ且つ前記第１の主電極T1と前記
ゲート電極Ｇとの間に電気的に接続された抵抗体17とを
備えでおり、前記半導体基板11が、第１の導電形の第１
の半導体領域N1と、前記第１の半導体領域N1の一方の側
に隣接し且つ前記一方の表面12に露出している第１の導
電形と反対の第２の導電形の第２半導体領域P1と、前記
第１の半導体領域N1の他方の側に隣接し且つ前記他方の
表面13に露出している第２の導電形の第３の半導体領域
P2と、前記第２の半導体領域P1の中に配置され且つ前記
一方の表面12に露出している第１の導電形の第４の半導
体領域N2と、前記第２の半導体領域P1の中に配置され且
つ前記一方の表面12に露出している第１の導電形の第５
の半導体領域N4と、前記第３の半導体領域P2の中に配置
され且つ前記他方の表面13に露出し、且つ前記第５の半
導体領域N4に対抗する部分を有し、且つ前記第４の半導
体領域N2を介さないで前記第１の主電極T1に対抗する部
分を有している第１の導電形の第６の半導体領域N3とか
ら成り、前記第１の主電極T1が前記第２の半導体領域P1
と前記第４の半導体領域N2との両方に接続され、前記第
２の主電極T2が前記第３の半導体領域P2と前記第６の半
導体領域N3との両方に接続され、前記ゲート電極Ｇが前
記第５の半導体領域N4のみに接続されていることを特徴
とする双方向サイリスタに係わるものである。
の符号を参照して説明すると、半導体基板11と、前記半
導体基板11の一方の表面12上に夫々設けられた第１の主
電極T1及びゲート電極Ｇと、前記半導体基板11の他方の
表面13に設けられた第２の主電極T2と、前記半導体基板
11の前記一方の表面12上に設けられた絶縁膜16と、前記
絶縁膜16の上に設けられ且つ前記第１の主電極T1と前記
ゲート電極Ｇとの間に電気的に接続された抵抗体17とを
備えでおり、前記半導体基板11が、第１の導電形の第１
の半導体領域N1と、前記第１の半導体領域N1の一方の側
に隣接し且つ前記一方の表面12に露出している第１の導
電形と反対の第２の導電形の第２半導体領域P1と、前記
第１の半導体領域N1の他方の側に隣接し且つ前記他方の
表面13に露出している第２の導電形の第３の半導体領域
P2と、前記第２の半導体領域P1の中に配置され且つ前記
一方の表面12に露出している第１の導電形の第４の半導
体領域N2と、前記第２の半導体領域P1の中に配置され且
つ前記一方の表面12に露出している第１の導電形の第５
の半導体領域N4と、前記第３の半導体領域P2の中に配置
され且つ前記他方の表面13に露出し、且つ前記第５の半
導体領域N4に対抗する部分を有し、且つ前記第４の半導
体領域N2を介さないで前記第１の主電極T1に対抗する部
分を有している第１の導電形の第６の半導体領域N3とか
ら成り、前記第１の主電極T1が前記第２の半導体領域P1
と前記第４の半導体領域N2との両方に接続され、前記第
２の主電極T2が前記第３の半導体領域P2と前記第６の半
導体領域N3との両方に接続され、前記ゲート電極Ｇが前
記第５の半導体領域N4のみに接続されていることを特徴
とする双方向サイリスタに係わるものである。
［作 用］ 本発明の双方向サイリスタでは、第１の主電極T1とゲー
ト電極Ｇとの間に流れるゲートトリガ電流が、抵抗体17
を介して流れる第１のゲート電流と、第２の半導体領域
P1と第５の半導体領域N4によって形成されるPN接合を介
して流れる第２のゲート電流から成る。第１のゲート電
流が流れることによって、抵抗体17の両端に電圧差が生
じ、これによって第２の半導体領域P1と第５の半導体領
域N4によって形成されるPN接合が順バイアスされてター
ンオン動作が始まる。上記のPN接合に加わる順方向電圧
に依存して流れる第２のゲート電流のレベルは第１のゲ
ート電流によって生じる抵抗体17の両端の電圧差に依存
する。したがって、抵抗体17の抵抗値を変えることによ
って第１のゲート電流と第２のゲート電流のレベルを所
望値に設定することができる。なお、双方向サイリスタ
は、前述の第１及び第２のモードでの動作は可能である
が、第３及び第４のモードでの動作は不可能である。
ト電極Ｇとの間に流れるゲートトリガ電流が、抵抗体17
を介して流れる第１のゲート電流と、第２の半導体領域
P1と第５の半導体領域N4によって形成されるPN接合を介
して流れる第２のゲート電流から成る。第１のゲート電
流が流れることによって、抵抗体17の両端に電圧差が生
じ、これによって第２の半導体領域P1と第５の半導体領
域N4によって形成されるPN接合が順バイアスされてター
ンオン動作が始まる。上記のPN接合に加わる順方向電圧
に依存して流れる第２のゲート電流のレベルは第１のゲ
ート電流によって生じる抵抗体17の両端の電圧差に依存
する。したがって、抵抗体17の抵抗値を変えることによ
って第１のゲート電流と第２のゲート電流のレベルを所
望値に設定することができる。なお、双方向サイリスタ
は、前述の第１及び第２のモードでの動作は可能である
が、第３及び第４のモードでの動作は不可能である。
［実施例］ 次に、第１図〜第５図を参照して本発明の一実施例に係
わるトライアックを説明する。
わるトライアックを説明する。
このトライアックを構成する半導体基板11は、N1で示さ
れているＮ形（第１の導電形）の第１の半導体領域（以
下、N1領域と言う）と、P1で示されているＰ形（第２の
導電形）の第２の半導体領域（以下、P1と領域と言う）
と、P2で示されているＰ形の第３の半導体領域（以下、
P2領域と言う）と、N2で示されているＮ形の第４の半導
体領域（以下、N2領域と言う）と、N4で示されているＮ
形の第５の半導体領域（以下、N4領域と言う）と、N3で
示されるＮ形の第６の半導体領域（以下、N3領域と言
う）と、P3で示されいるＰ形の第７の半導体領域（以
下、P3領域と言う）とから成る。なお、第１図において
第１〜第７の半導体領域には参照符号１〜７がつけられ
ている。
れているＮ形（第１の導電形）の第１の半導体領域（以
下、N1領域と言う）と、P1で示されているＰ形（第２の
導電形）の第２の半導体領域（以下、P1と領域と言う）
と、P2で示されているＰ形の第３の半導体領域（以下、
P2領域と言う）と、N2で示されているＮ形の第４の半導
体領域（以下、N2領域と言う）と、N4で示されているＮ
形の第５の半導体領域（以下、N4領域と言う）と、N3で
示されるＮ形の第６の半導体領域（以下、N3領域と言
う）と、P3で示されいるＰ形の第７の半導体領域（以
下、P3領域と言う）とから成る。なお、第１図において
第１〜第７の半導体領域には参照符号１〜７がつけられ
ている。
N1領域は出発母材であるＮ形シリコン半導体基板から成
り、半導体基板11の中央に位置している。
り、半導体基板11の中央に位置している。
P1領域はN1領域との間にPN接合を形成するようにしてN1
領域の一方の側に配置され、且つその一部が半導体基体
11の一方の表面に12に露出している。なお、P1領域の側
面はN1領域に包囲され、N1の領域の一部も一方の主面12
に露出している。
領域の一方の側に配置され、且つその一部が半導体基体
11の一方の表面に12に露出している。なお、P1領域の側
面はN1領域に包囲され、N1の領域の一部も一方の主面12
に露出している。
P2領域は、N1領域との間にPN接合を形成するようにN1領
域の他方の側に配置され、この一部は半導体基板11の他
方の表面13に露出している。なお、P1領域及びP2領域は
共に半導体基板11の表面12、13からの不純物（例えばボ
ロン）の拡散によって形成されている。
域の他方の側に配置され、この一部は半導体基板11の他
方の表面13に露出している。なお、P1領域及びP2領域は
共に半導体基板11の表面12、13からの不純物（例えばボ
ロン）の拡散によって形成されている。
N2領域及びN4領域は共にP1領域の中に島状に配置され、
一方の表面12に夫々露出している。またN2領域とN4領域
は、第２図に示すように両者の間にP1領域の幅狭部分14
が生じるように互いに隣接配置され、且つ幅狭部分14が
長くなるようにN2領域に半島状部分15が設けられてい
る。N4領域はゲート領域として機能する部分であり、こ
の実施例では平面形状が略四角形のP1領域の１つの角部
に配置されている。なお、N2領域及びN4領域は共に、不
純物（例えばリン）の拡散によって形成されている。
一方の表面12に夫々露出している。またN2領域とN4領域
は、第２図に示すように両者の間にP1領域の幅狭部分14
が生じるように互いに隣接配置され、且つ幅狭部分14が
長くなるようにN2領域に半島状部分15が設けられてい
る。N4領域はゲート領域として機能する部分であり、こ
の実施例では平面形状が略四角形のP1領域の１つの角部
に配置されている。なお、N2領域及びN4領域は共に、不
純物（例えばリン）の拡散によって形成されている。
N3領域はP2領域内に島状に配置され、他方の表面13に露
出している。なお、このN3領域は不純物（例えばリン）
をP2領域に選択的に拡散することによって形成される。
また、第１図及び第４図から明らかなように平面的に見
てN4領域に重なるようにN3領域が配置されている。
出している。なお、このN3領域は不純物（例えばリン）
をP2領域に選択的に拡散することによって形成される。
また、第１図及び第４図から明らかなように平面的に見
てN4領域に重なるようにN3領域が配置されている。
P3領域はP2領域に連続するように一方の表面12から不純
物（例えばボロン）を拡散することによって形成したも
のであり、P2領域の延長部分と見なすことができる部分
である。このP3領域が設けられているために、N1領域と
P2領域とのPN接合は半導体基板11の側面に露出していな
い。
物（例えばボロン）を拡散することによって形成したも
のであり、P2領域の延長部分と見なすことができる部分
である。このP3領域が設けられているために、N1領域と
P2領域とのPN接合は半導体基板11の側面に露出していな
い。
N2領域とN4領域とN3領域とが選択的に配置されたことに
よって、半導体基板11の中に、N4領域とP1領域とN1領域
とP2領域とN3領域との５層から成る第１の部分11aと、N
2領域とP1領域とN1領域とP2領域との４層から成る第２
の部分11bと、P1領域とN1領域とP2領域とN3領域との４
層から成る第３の部分11cとが生じている。
よって、半導体基板11の中に、N4領域とP1領域とN1領域
とP2領域とN3領域との５層から成る第１の部分11aと、N
2領域とP1領域とN1領域とP2領域との４層から成る第２
の部分11bと、P1領域とN1領域とP2領域とN3領域との４
層から成る第３の部分11cとが生じている。
真空蒸着で形成されたアルミニウム電極から成る第１の
主電極T1は、第１図及び第３図から明らかなように、N2
領域の大部分とP1領域に接触するように配設されてい
る。真空蒸着等で形成されたTi（チタン）層とNi（ニッ
ケル）層とから成る第２の主電極T2は半導体基板11の下
面全面に配設されており、P2領域とN3領域に接触してい
る。
主電極T1は、第１図及び第３図から明らかなように、N2
領域の大部分とP1領域に接触するように配設されてい
る。真空蒸着等で形成されたTi（チタン）層とNi（ニッ
ケル）層とから成る第２の主電極T2は半導体基板11の下
面全面に配設されており、P2領域とN3領域に接触してい
る。
ゲート電極Ｇは本発明に従ってN4領域にのみ接してお
り、P1領域には接していない。
り、P1領域には接していない。
N2領域とN4領域の間には配置されたP1領域の幅狭部分14
の上方には絶縁膜16を介して抵抗体17が形成されてお
り、第１の主電極T1とゲート電極Ｇとがこの抵抗体17を
介して互いに電気的に接続されている。ゲート電極Ｇは
アルミニウムを真空蒸着することによって形成されてお
り、第１の主電極T1とゲート電極Ｇは絶縁膜16に設けら
れた開口を通じて各領域に接している。抵抗体17はCr−
SiO（クロムとシリコン酸化物の混合体）を周知のイオ
ンスパッタリング法で蒸着して形成される。本実施例で
は、まず、半導体基板11の上面全体に絶縁膜16を形成
し、続いて、この絶縁膜16の上面全体にCr−SiO層を形
成する。次に、このCr−SiO層を選択的にエッチングし
て残存させた部分を抵抗体17とする。次に、同じくエッ
チングによって絶縁膜16に開口を設けた後、A1電極から
成る第１の主電極T1及びゲート電極Ｇを形成する。
の上方には絶縁膜16を介して抵抗体17が形成されてお
り、第１の主電極T1とゲート電極Ｇとがこの抵抗体17を
介して互いに電気的に接続されている。ゲート電極Ｇは
アルミニウムを真空蒸着することによって形成されてお
り、第１の主電極T1とゲート電極Ｇは絶縁膜16に設けら
れた開口を通じて各領域に接している。抵抗体17はCr−
SiO（クロムとシリコン酸化物の混合体）を周知のイオ
ンスパッタリング法で蒸着して形成される。本実施例で
は、まず、半導体基板11の上面全体に絶縁膜16を形成
し、続いて、この絶縁膜16の上面全体にCr−SiO層を形
成する。次に、このCr−SiO層を選択的にエッチングし
て残存させた部分を抵抗体17とする。次に、同じくエッ
チングによって絶縁膜16に開口を設けた後、A1電極から
成る第１の主電極T1及びゲート電極Ｇを形成する。
［動 作］ 本実施例のトライアックは、第１の主電極T1を基準にし
て第２の主電極T2が正電位の時に第１の主電極T1を基準
にしてゲート電極Ｇに負電位を与えた時（以下、第１の
モードと言う）にオン状態になり、また、第１の主電極
T1を基準にして第２の主電極T2が負電位の時に第１の主
電極T1を基準にしてゲート電極Ｇに負電位を与えた時
（以下、第２のモードと言う）にもオン状態になる。し
かし、ゲート電極Ｇの電位が第１の主電極T1を基準にし
て正の時には動作しない。
て第２の主電極T2が正電位の時に第１の主電極T1を基準
にしてゲート電極Ｇに負電位を与えた時（以下、第１の
モードと言う）にオン状態になり、また、第１の主電極
T1を基準にして第２の主電極T2が負電位の時に第１の主
電極T1を基準にしてゲート電極Ｇに負電位を与えた時
（以下、第２のモードと言う）にもオン状態になる。し
かし、ゲート電極Ｇの電位が第１の主電極T1を基準にし
て正の時には動作しない。
第１及び第２のモードでのオン開始時の動作は従来のト
ライアックと異なる。第１のモード時には、まず、第１
の主電極T1からゲート電極Ｇに抵抗体17を介して第１の
ゲート電流ＩG1が流れる。これによって、抵抗体17の両
端には、このゲート電流ＩG1と抵抗体17の抵抗値の積に
基づく電位差VGが生じる。この電位差VGによってP1領域
とN4領域によって形成される第１のPN接合が順バイアス
され、第１の主電極T1からゲート電極ＧにP1N4接合を介
して第２のゲート電流ＩG2が流れる。P1N4接合が順バイ
アスされることによってN4領域からP1領域に注入された
電子の一部は、N1領域とP1領域によって形成されるP1N1
接合を介して、N1領域に収集される。N4領域からP1領域
への電子（少数キャリア）の注入に基づいてN1領域に電
子が蓄積されると、P1N1接合が順バイアスになり、N4P1
N1P2の４層部分がターンオンし、T2P2N1P1N4Gの径路に
電流が流れる。しかる後、この動作がトリガとなって、
N2P1N1P2から成る第２の部分11bもターンオンし、T2P2N
1P1N2T1で第１モードの主電流が流れる。
ライアックと異なる。第１のモード時には、まず、第１
の主電極T1からゲート電極Ｇに抵抗体17を介して第１の
ゲート電流ＩG1が流れる。これによって、抵抗体17の両
端には、このゲート電流ＩG1と抵抗体17の抵抗値の積に
基づく電位差VGが生じる。この電位差VGによってP1領域
とN4領域によって形成される第１のPN接合が順バイアス
され、第１の主電極T1からゲート電極ＧにP1N4接合を介
して第２のゲート電流ＩG2が流れる。P1N4接合が順バイ
アスされることによってN4領域からP1領域に注入された
電子の一部は、N1領域とP1領域によって形成されるP1N1
接合を介して、N1領域に収集される。N4領域からP1領域
への電子（少数キャリア）の注入に基づいてN1領域に電
子が蓄積されると、P1N1接合が順バイアスになり、N4P1
N1P2の４層部分がターンオンし、T2P2N1P1N4Gの径路に
電流が流れる。しかる後、この動作がトリガとなって、
N2P1N1P2から成る第２の部分11bもターンオンし、T2P2N
1P1N2T1で第１モードの主電流が流れる。
第２のモードの時には、第１の主電極T1からゲート電極
Ｇに抵抗体17を介して第１のゲート電流ＩG1が流れる。
これによって、抵抗体17の両端には、このゲート電流Ｉ
G1と抵抗体17の積に基づく電位差VGが生じる。この電位
差VGによってP1領域とN4領域によって形成されるP1N4接
合が順バイアスされると、T1P1N4Gの径路で第２のゲー
ト電流ＩG2が流れる。P1N4接合の順バイアスによってN4
領域からP1領域に注入された電子の一部はN1領域に収集
され、これに基づいて第１の部分11aにおけるP1N1P2N3
の４層部分がターンオンし、T1P1N1P2N3T2の径路で電流
が流れる。この時、P1領域の電流は横方向に流れるの
で、P1領域で横方向の電圧降下が生じ、P1領域の左側の
電位が右側の電位よりも高くなり、第３の部分11cのP1N
1接合が強い順バイアス状態となり、第３の部分11cのP1
N1P2N3から成る４層部分がターンオンし、T1P1N1P2N3T2
の径路で第２のモードの主電流が縦方向に流れる。
Ｇに抵抗体17を介して第１のゲート電流ＩG1が流れる。
これによって、抵抗体17の両端には、このゲート電流Ｉ
G1と抵抗体17の積に基づく電位差VGが生じる。この電位
差VGによってP1領域とN4領域によって形成されるP1N4接
合が順バイアスされると、T1P1N4Gの径路で第２のゲー
ト電流ＩG2が流れる。P1N4接合の順バイアスによってN4
領域からP1領域に注入された電子の一部はN1領域に収集
され、これに基づいて第１の部分11aにおけるP1N1P2N3
の４層部分がターンオンし、T1P1N1P2N3T2の径路で電流
が流れる。この時、P1領域の電流は横方向に流れるの
で、P1領域で横方向の電圧降下が生じ、P1領域の左側の
電位が右側の電位よりも高くなり、第３の部分11cのP1N
1接合が強い順バイアス状態となり、第３の部分11cのP1
N1P2N3から成る４層部分がターンオンし、T1P1N1P2N3T2
の径路で第２のモードの主電流が縦方向に流れる。
ところで、第１及び第２のモードで第１の主電極T1と第
２の主電極T2との間をオンにするためのゲートトリガ電
流ＩGTは抵抗体17を通って流れる第１のゲート電流ＩG1
とT1P1N4Gの径路で流れる第２のゲート電流ＩG2との和
である。第２のゲート電流ＩG2はP1N4接合の順バイアス
電圧に依存し、この順バイアス電圧は抵抗体17の両端電
圧即ちT1とＧとの間の電位差VGに依存し、この電位差VG
は抵抗体17の抵抗値に依存するので、低抗体17の抵抗値
を調整することによって電位差VGを調整してゲートトリ
ガ電流ＩGT（ＩGT＝ＩG1＋ＩG2）を所望レベル（高感度
と耐ノイズ特性との両方が良好に得られるレベル）に設
定することができる。即ち、抵抗体17の抵抗値を変える
だけでゲートトリガ電流ＩGTのレベルを所望の値に設定
することができる。抵抗体17の抵抗値はその構成物質や
組成比を変えることによって抵抗率を変えるか、又は抵
抗体17の幅や厚さを変えることによって容易に変えるこ
とができる。したがって、素子設計を大幅に変更せず
に、ゲートトリガ電流ＩGTのレベルを所望に設定するこ
とができる。また、抵抗体17はN2領域とN4領域との分離
等には無関係であるから、抵抗17を設けたことによって
他の電気的特性に影響を与えることもない。
２の主電極T2との間をオンにするためのゲートトリガ電
流ＩGTは抵抗体17を通って流れる第１のゲート電流ＩG1
とT1P1N4Gの径路で流れる第２のゲート電流ＩG2との和
である。第２のゲート電流ＩG2はP1N4接合の順バイアス
電圧に依存し、この順バイアス電圧は抵抗体17の両端電
圧即ちT1とＧとの間の電位差VGに依存し、この電位差VG
は抵抗体17の抵抗値に依存するので、低抗体17の抵抗値
を調整することによって電位差VGを調整してゲートトリ
ガ電流ＩGT（ＩGT＝ＩG1＋ＩG2）を所望レベル（高感度
と耐ノイズ特性との両方が良好に得られるレベル）に設
定することができる。即ち、抵抗体17の抵抗値を変える
だけでゲートトリガ電流ＩGTのレベルを所望の値に設定
することができる。抵抗体17の抵抗値はその構成物質や
組成比を変えることによって抵抗率を変えるか、又は抵
抗体17の幅や厚さを変えることによって容易に変えるこ
とができる。したがって、素子設計を大幅に変更せず
に、ゲートトリガ電流ＩGTのレベルを所望に設定するこ
とができる。また、抵抗体17はN2領域とN4領域との分離
等には無関係であるから、抵抗17を設けたことによって
他の電気的特性に影響を与えることもない。
［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
次の変形が可能なものである。
（１） 実施例ではN4領域がP1領域の角部に形成された
コーナーゲート構造になっているが、N4領域がP1領域の
側方に配置された構造（サイドゲート構造）やN4領域が
P1領域の中央に配置された構造（センターゲート構造）
としても同様の効果が得られる。
コーナーゲート構造になっているが、N4領域がP1領域の
側方に配置された構造（サイドゲート構造）やN4領域が
P1領域の中央に配置された構造（センターゲート構造）
としても同様の効果が得られる。
（２） P1領域の不純物濃度を変える等の他の方法と組
合せてゲートトリガ電流ＩGTのレベルを調整してもよ
い。
合せてゲートトリガ電流ＩGTのレベルを調整してもよ
い。
［発明の効果］ 以上のように、本発明によれば双方向サイリスタにおい
て、ゲートトリガ電流のレベルを容易に且つ他の電気的
特性に影響を与えることなく所望値に設定することが可
能になる。
て、ゲートトリガ電流のレベルを容易に且つ他の電気的
特性に影響を与えることなく所望値に設定することが可
能になる。
第１図は本発明の実施例に従うトライアックを第２図、
第３図及び第４図のＩ−Ｉ線で示す断面図、 第２図は第１図のトライアックの半導体基板の表面を示
す平面図、 第３図は第１図のトライアックの平面図、 第４図は第１図のIV−IV線を示す断面図、 第５図は従来のトライアックを示す断面図である。 11……半導体基板、12……一方の表面、13……他方の表
面、16……絶縁膜、17……抵抗体、N1……第１の半導体
領域、P1……第２の半導体領域、P2……第３の半導体領
域、N2……第４の半導体領域、N4……第５の半導体領
域、N3……第６の半導体領域。
第３図及び第４図のＩ−Ｉ線で示す断面図、 第２図は第１図のトライアックの半導体基板の表面を示
す平面図、 第３図は第１図のトライアックの平面図、 第４図は第１図のIV−IV線を示す断面図、 第５図は従来のトライアックを示す断面図である。 11……半導体基板、12……一方の表面、13……他方の表
面、16……絶縁膜、17……抵抗体、N1……第１の半導体
領域、P1……第２の半導体領域、P2……第３の半導体領
域、N2……第４の半導体領域、N4……第５の半導体領
域、N3……第６の半導体領域。
Claims (1)
- 【請求項１】半導体基板（11）と、前記半導体基板（1
1）の一方の表面（12）上に夫々設けられた第１の主電
極（T1）及びゲート電極（Ｇ）と、前記半導体基板（1
1）の他方の表面（13）に設けられた第２の主電極（T
2）と、前記半導体基板（11）の前記一方の表面（12）
上に設けられた絶縁膜（16）と、前記絶縁膜（16）の上
に設けられ且つ前記第１の主電極（T1）と前記ゲート電
極（Ｇ）との間に電気的に接続された抵抗体（17）とを
備えており、 前記半導体基板（11）が、第１の導電形の第１の半導体
領域（N1）と、前記第１の半導体領域（N1）の一方の側
に隣接し且つ前記一方の表面（12）に露出している第１
の導電形と反対の第２の導電形の第２半導体領域（P1）
と、前記第１の半導体領域（N1）の他方の側に隣接し且
つ他方の表面（13）に露出している第２の導電形の第３
の半導体領域（P2）と、前記第２の半導体領域（P1）の
中に配置され且つ前記一方の表面（12）に露出している
第１の導電形の第４の半導体領域（N2）と、前記第２の
半導体領域（P1）の中に配置され且つ前記一方の表面
（12）に露出している第１の導電形の第５の半導体領域
（N4）と、前記第３の半導体領域（P2）の中に配置され
且つ前記他方の表面（13）に露出し、且つ前記第５の半
導体領域（N4）に対向する部分を有し、且つ前記第４の
半導体領域（N2）を介さないで前記第１の主電極（T1）
に対向する部分を有している第１の導電形の第６の半導
体領域（N3）とから成り、 前記第１の主電極（T1）が前記第２の半導体領域（P1）
と前記第４の半導体領域（N2）との両方に接続され、 前記第２の主電極（T2）が前記第３の半導体領域（P2）
と前記第６の半導体領域（N3）との両方に接続され、 前記ゲート電極（Ｇ）が前記第５の半導体領域（N4）の
みに接続され ていることを特徴とする双方向サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33412089A JPH07120789B2 (ja) | 1989-12-21 | 1989-12-21 | 双方向サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33412089A JPH07120789B2 (ja) | 1989-12-21 | 1989-12-21 | 双方向サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192770A JPH03192770A (ja) | 1991-08-22 |
| JPH07120789B2 true JPH07120789B2 (ja) | 1995-12-20 |
Family
ID=18273748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33412089A Expired - Fee Related JPH07120789B2 (ja) | 1989-12-21 | 1989-12-21 | 双方向サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120789B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500377A (en) * | 1994-09-06 | 1996-03-19 | Motorola, Inc. | Method of making surge suppressor switching device |
| JP4930894B2 (ja) * | 2005-05-13 | 2012-05-16 | サンケン電気株式会社 | 半導体装置 |
| JP5618578B2 (ja) * | 2010-03-12 | 2014-11-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1989
- 1989-12-21 JP JP33412089A patent/JPH07120789B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03192770A (ja) | 1991-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |