JPH0680822B2

JPH0680822B2 - 双方向サイリスタ

Info

Publication number: JPH0680822B2
Application number: JP1217024A
Authority: JP
Inventors: 辰治中井
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 1989-08-22
Filing date: 1989-08-22
Publication date: 1994-10-12
Anticipated expiration: 2009-10-12
Also published as: JPH0379077A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は一般にトライアツクと呼ばれている双方向サイ
リスタに関し、更に詳細には、その高感度化を達成する
ことができる双方向サイリスタに関する。

〔従来の技術及び発明が解決しようとする課題〕

双方向サイリスタ（双方向逆阻止３端子サイリスタ）即
ちトライアツクは交流電流の制御を行うスイツチとして
モーター制御回路等の電子回路に広く使用されている。
第15図〜第18図に示す従来の双方向サイリスタは、第１
導電型（Ｎ型）の第１の半導体領域N₁（以下、単にN₁領
域と呼ぶ）と、このN₁領域の一方の側（下側）に接して
いる第２導電型（Ｐ型）の第２の半導体領域P₁（以下、
単にP₁領域と呼ぶ）と、N₁領域の他方の側（上側）に接
している第２導電型（Ｐ型）の第３の半導体領域P₂（以
下、単にP₂領域と呼ぶ）とから成るシリコン半導体基体
１を備えている。なお、N₁領域は出発母材であるＮ型シ
リコン半導体基板から成る。P₁領域及びP₂領域は共に不
純物（例えばボロン）を拡散することによつて形成さ
れ、基体１の上面側に配設されているP₂領域はN₁領域に
よつて囲まれている。P₂領域の中には表面が露出するよ
うに第１導電型（Ｎ型）の第４の半導体領域N₂（以下、
単にN₂領域と呼ぶ）と第５の半導体領域N₄（以下、単に
N₄領域と呼ぶ）が不純物（例えばリン）を拡散すること
によつて形成されている。P₁領域の中には第１導電型
（Ｎ型）の第６の半導体領域N₃（以下、単にN₃領域と呼
ぶ）が不純物（例えばリン）を拡散することによつて形
成されている。半導体基体１の側面領域には第２導電型
（Ｐ型）の分離用半導体領域P₃（以下、単にP₃領域と呼
ぶ）が不純物拡散によつて形成されている。このP₃領域
は素子分離前の半導体ウエハの状態における上面及び下
面から不純物（例えばボロン）を拡散することによつて
P₁領域に連続するように形成されたものである。

第16図から明らかなようにN₁領域及びP₂領域の平面形状
は略四角形であり、N₂領域はP₂領域の約1/3程度の面積
となるように形成されている。N₄領域はP₂領域の約1/8
程度の小面積領域である。第15図〜第18図の双方向サイ
リスタではN₄領域がP₂領域の１つの角に近接配置された
コーナーゲート構造の双方向サイリスタとなつている。
なお、N₂領域とN₄領域との間にP₂領域の幅狭部分２が生
じるようにN₂領域及びN₄領域のパターンが決定されてい
る。即ち、N₂領域は半島状突出部７を有してN₄領域に近
接している。

N₃領域は第18図から明らかなようにP₁領域の一部に形成
され、且つ平面的に見たときにN₄領域と重なる部分を有
するように配設されている。

真空蒸着で形成されたアルミニウム電極から成る第１の
主電極T₁は第15図及び第17図から明らかなように、P₂領
域及びN₂領域の大部分に接するように配設されている。
真空蒸着法等で形成されたTi（チタン）層とNi（ニツケ
ル）層とから成る第２の主電極T₂はP₁領域とN₃領域に接
するように配設されている。真空蒸着によつて形成され
たアルミニウム電極から成るゲート電極ＧはN₄領域の大
部分とP₂領域の一部とに接するように配設されている。
第１の主電極T₁とゲート電極ＧとはSiO₂系の絶縁膜３の
開口を介して各領域に接している。なお、第１の主電極
T₁はP₂領域とN₂領域との一部を短絡させるように形成さ
れ、またゲート電極ＧはN₄領域とP₂領域との一部を短絡
させるように形成されている。P₂領域とN₂領域との短絡
位置はN₄領域とP₂領域の短絡位置から比較的離れてい
る。

双方向サイリスタは第１の主電極T₁と第２の主電極T₂の
正負の極性の変化及びゲート電極Ｇの第１の主電極T₁に
対する電圧、即ち、ゲート電圧V_Gの正負の極性の変化に
無関係にスイツチング動作させることができる。第１の
主電極T₁に対する第２の主電極T₂の電位が正であり、第
１の主電極T₁に対するゲート電極Ｇの電位が正である第
１のモードにおいては、ゲート電極ＧとP₂領域と第１の
主電極T₁の経路でトリガ電流が流れ、これによつて、第
15図に示すP₁領域とP₂領域とN₂領域とから成る４層構造
の第１のサイリスタ部４が導通し、第２の主電極T₂から
第１の主電極T₁に向つて主電流が流れる。

第１の主電極T₁に対する第２の主電極T₂の電位で正であ
り、第の主電極T₁に対するゲート電極Ｇの電位が負であ
る第２のモードにおいては、第１の主電極T₁とP₂領域と
ゲート電極Ｇの経路でトリガ電流が流れ、これによつ
て、第１のモードと同様に第１のサイリスタ部４が導通
し、ここに主電流が流れる。

第１の主電極T₁に対する第２の主電極T₂の電位が負であ
り、第１の主電極T₁に対するゲート電極Ｇの電位が負で
ある第３のモードにおいては、第１の主電極T₁とP₂領域
とゲート電極Ｇの経路でトリガ電流が流れ、これによ
り、N₃領域とP₁領域とN₁領域とP₂領域とから成る第２の
サイリスタ部５が導通し、ここを通つて主電流が流れ
る。

第１の主電極T₁に対する第２の主電極T₂の電位が負であ
り、第１の主電極T₁に対するゲート電極Ｇの電位が正で
ある第４のモードにおいては、ゲート電極ＧとP₂領域と
第１の主電極T₁の経路でトリガ電流が流れ、これによつ
て、第３のモードと同様に第２のサイリスタ部５が導通
し、ここに主電流が流れる。

なお、第15図の右側におけるN₄領域とP₂領域とN₁領域と
P₁領域とN₃領域とから成る部分６は、第１及び第２のサ
イリスタ部４、５を導通させるために利用される部分で
ある。

ところで、双方向サイリスタにおいては高感度化、即
ち、いかに小さいゲートトリガ電流I_GTによつて第１の
サイリスタ部４又は第２のサイリスタ部５を導通させる
かが重要な課題の１つである。第１の主電極T₁とゲート
電極Ｇとの間に流れるゲートトリガ電流I_GTは、主とし
て、N₄領域の下方のP₂領域を通る成分と第17図で矢印８
で示すようにP₂領域の表面部分を流れる成分から構成さ
れる。したがつて、第１の主電極T₁とゲート電極Ｇとの
間のP₂領域の抵抗値を増大すれば、ゲートトリガ電流を
減少できる。しかしながら、N₄領域の下方のP₂領域の幅
や不純物濃度は素子設計上小さくするにも限界がある
し、幅狭部分２の抵抗値を増大するためにN₂領域とN₄領
域との間隔を狭くするにも、両領域の電気的分離を良好
に得ることから限界があつた。したがつて、第15図〜第
18図に示す従来の双方向サイリスタでは、このゲートト
リガ電流I_GTがあまり小さくならず、高感度化が難しか
つた。

そこで、本発明は上記の問題を解決し、ゲートトリガ電
流I_GTを減少させて高感度化を実現することができる双
方向サイリスタを提供することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するための本発明は、実施例を示す図面
の符号を参照して説明すると、第１導電型の第１の半導
体領域N1と、前記第１の半導体領域N1の一方の側に隣接
する第２導電型の第２の半導体領域P1と、前記第１の半
導体領域N1の他方の側に隣接する第２導電型の第３の半
導体領域P2とを有する半導体基体を備え、前記第３の半
導体領域P2の中には前記半導体基体の表面に露出する部
分を有して前記第３の半導体領域P2に隣接している第１
導電型の第４及び第５の半導体領域N2、N4が形成されて
おり、前記第２の半導体領域P1の中には前記半導体基体
の表面に露出する部分を有して前記第２の半導体領域P1
に隣接している第１導電型の第６の半導体領域N3が形成
されており、前記第６の半導体領域N3は平面的に見たと
きに前記第５の半導体領域N4に重なる部分を有し、前記
第３及び第４の半導体領域P2、N2の表面は第１の主電極
T1に接しており、前記第３及び第５の半導体領域P2、N4
の表面はゲート電極Ｇに接しており、前記第２及び第６
の半導体領域P1、N3の表面は第２の主電極T2に接してい
る双方向サイリスタにおいて、前記第５の半導体領域N4
の中に所定長の帯状の第２導電型の第７の半導体領域P4
が設けられ、前記第７の半導体領域P4の上面が前記半導
体基体の表面に露出し、前記第７の半導体領域P4の下面
及び側面は前記第５の半導体領域N4に接しており、前記
第７の半導体領域P4の一端部分は前記第３の半導体領域
P2に接続されており、前記第７の半導体領域P4の前記第
３の半導体領域P2との接続部から前記第７の半導体領域
P4の所定長の半分以上離れた前記第７の半導体領域P4の
奥まった部分９のみが前記ゲート電極Ｇに接続され、前
記第７の半導体領域P4の前記奥まった部分９以外の部分
の表面は絶縁膜３で被覆され、前記第７の半導体領域P4
は前記第３の半導体領域P2の前記第５の半導体領域N4の
下に存在する部分の不純物濃度よりも高い不純物濃度を
有していることを特徴とする双方向サイリスタに係わる
ものである。

［発明の作用及び効果］本発明は次の作用効果を有する。

（イ）帯状の第７の半導体領域P4はこの奥まった部分の
みでゲート電極Ｇに接続されているので、第７の半導体
領域P4が無効電流成分I_GTbの通路として機能する。これ
により、無効電流成分I_GTbが流れる通路の全体の距離が
長くなり、これによる抵抗の増大が達成され、また第７
の半導体領域P4を幅狭にすることによる抵抗の増大が達
成される。従って、半導体基板の比較的小さな面積を利
用して無効電流成分I_GTbの制限が効果的に達成され、ゲ
ートトリガ電流I_GTが小さくなり、ゲートトリガの感度
を高めることができる。

（ロ）第７の半導体領域P4の下面は第５の半導体領域N4
によって第３の半導体領域P2から分離されている。従っ
て、第７の半導体領域P4の横方向のみに電流が流え、無
効電流成分I_GTbが効果的に制限され、トリガ感度が高め
られる。

（ハ）無効電流成分I_GTbの通路として作用する等７の半
導体領域P7は第５の半導体領域N4の下部の第３の半導体
領域P2よりも高い不純物濃度を有するので無効電流成分
I_GTbの温度特性は良好である。従って、ゲートトリガ電
流I_GTの温度特性も比較的良好になり、更に主電極間電
圧のゲートトリガ電流I_GTへの影響も少なくなる。

〔実施例〕

次に、第１図〜第９図を参照して本発明の実施例に係わ
る双方向サイリスタ（トライアツク）を説明する。

第１図〜第９図に示す双方向サイリスタは、第15図〜第
18図の双方向サイリスタのP₂領域及びN₄領域のパターン
とゲート電極Ｇの配置を変えた他は第15図〜第18図の双
方向サイリスタと同一に構成されている。したがつて、
第１図〜第９図において第15図〜第18図と共通する部分
には同一の符号を付してその説明を省略する。本実施例
のN₄領域（第５の半導体領域）内に第１図及び第２図に
示すように半導体基体としての基板１の上面に露出した
面を有する第７の半導体領域としてのＰ型半導体領域P₄
（以下、P₄領域と呼ぶ）が設けられている。このP₄領域
は帯状且つ幅狭に形成され、その一端がP₂領域の幅狭部
分２に接続されている。P₄領域の他端と下面と両側面は
N₄領域に接している。P₄領域の長さL₁はこれが延びる方
向のN₄領域の幅W₁の約5/7となつている。また、P₄領域
の幅W₂はN₄領域の第２図の左右方向の幅W₃の1/132にな
つている。P₄領域の奥即ち先端部９は絶縁膜３によつて
被覆されていないが、P₄領域のこれ以外の部分は第１図
に示すように絶縁膜３で被覆されている。ゲート電極Ｇ
はN₄領域のほぼ全部とP₄領域とを覆うように配置されて
いるが、P₄領域においては先端部（奥まつた部分）９の
みに接している。したがつて、P₄領域のゲート電極Ｇに
接触する先端部９からP₄領域のN₄領域に対する入口まで
の領域を抵抗値の比較的大きいトリガ電流I_GTの電流通
路として使用することができる。各部の寸法を例示する
と、W₁は660μｍ、W₂は５μｍ、W₃は660μｍ、L₁は500
μｍ、幅狭部分２の幅は80μｍである。

次に、第５図〜第９図によつてN₄領域及びP₄領域の形成
方法を説明する。まず、第５図（Ａ）及び第６図に示す
ようにP₂領域の上面にシリコン酸化膜を形成し、エツチ
ングによつてコ字状開口11を有する第１のマスク12を形
成する。開口11は第１の開口部11aと第２の開口部11bと
を有している。第１及び第２の開口部11a、11bの相互間
の帯状被覆部12aはP₄領域形成予定部を被覆している。

次に、第１のマスク12の開口11を通じて、P₂領域内にＮ
形の不純物としてリンを周知の熱拡散法によつて導入す
る。本実施例では、開口11内に極薄のシリコン酸化膜を
形成し、このシリコン酸化膜を介してリンの拡散を行
う。開口11から導入されたリンは、P₂領域の下方に向つ
て拡散するとともにいわゆる横方向拡散によつて帯状被
覆部12aの下にも拡散し、帯状被覆部12aの両側から拡散
領域が重複し、第５図（Ｂ）に示すN₄領域が得られる。
N₄領域の表面の不純物濃度は均一でなく、場所によつて
変化する。第８図は第９図に示すN₄領域の表面の不純物
濃度を示すものであつて、開口11から遠ざかるに従つて
不純物濃度が低下し、帯状被覆部12aの中央部に対応し
て最も低い不純物濃度領域が生じている。なお、N₄領域
はN₂領域と同時に形成する。また、N₄領域の形成工程に
おいて開口11のシリコン酸化膜13をマスクとして機能す
る程度に肉厚化する。

次に、第５図（Ｃ）及び第７図に示すように、開口14を
有する第２のマスク15を形成する。なお、開口14はP₄領
域形成予定部を含むように形成する。

次に、第５図（Ｄ）に示すように、開口14に露出したN₄
領域の上面に極薄のシリコン酸化膜16を形成し、開口14
から極薄のシリコン酸化膜16を介してN₄領域内にＰ形の
不純物としてボロンをイオン注入法でほぼ均一に導入す
る。次に、熱処理を施して第５図（Ｄ）に示すようにP₄
領域を形成する。P₄領域は第８図でC₁で示す不純物濃度
よりも低い領域の導電形の反転によつて得られる。した
がつて、第５図〜第９図の方法によれば、比較的広い帯
状被覆部12a及び開口14によつて極めて幅狭のP₄領域を
得ることができる。

本実施例のトライアツクによれば、ゲートトリガ電流I
_GTの電流通路の抵抗が増大するので、ゲートトリガ電流
I_GTが減少し高感度化が実現できる。即ち、ゲート電極
ＧはP₄領域の先端部分９に接しており、P₂領域とはP₄領
域を介してのみ接続されている。要するに、ゲートトリ
ガ電流I_GTの電流通路の一端はP₄領域の先端部９であ
り、他端は第１の主電極T₁とP₂領域との接触部がN₄領域
に最も近接する部分であり、これ等の間に幅狭領域２と
幅狭のP₄領域とが介在する。したがつて、第15図〜第18
図に示すトライアツクよりもゲートトリガ電流通路の抵
抗値が大きくなる。

また、P₄領域は、その下方と両側面がN₄領域に隣接して
形成されている。したがつて、ゲートトリガ電流I_GTの
すべてが、抵抗値の大きいP₄領域を全長にわたつて横方
向に流れる。このため、P₄領域がゲートトリガ電流I_GT
の電流制限用の抵抗として有効に寄与する。P₄領域の下
方にN₄領域が形成されない場合には、P₂領域のN₄領域の
下方側を通つてP₄領域を縦方向に流れてゲート電極Ｇに
達する電流成分が生じ、P₄領域が電流制限用の抵抗とし
て有効に機能しない。本実施例ではこの問題は解消され
ており、幅狭領域２と幅狭且つ高抵抗のP₄領域によつて
ゲートトリガ電流I_GTを効果的に減少し、トリガ感度を
向上することができる。

また、本実施例の双方向サイリスタでは、P₄領域が十分
に幅狭に形成されている分、P₄領域はその平均不純物濃
度をあまり下げることなく抵抗値の大きい電流通路とす
ることができる。本実施例では、P₄領域の平均不純物濃
度は、N₄領域の下方に位置するP₂領域の不純物濃度より
も大きく設定されている。周知のように、不純物濃度が
高い程、半導体領域の抵抗の温度依存性（温度変化によ
る抵抗値変化）は小さくなる。したがつて、P₄領域の抵
抗値の温度依存性は比較的小さい。P₂領域の表面側の領
域は、N₄領域の下方の部分に比べて不純物濃度のレベル
が大きくなつているから、ここでの抵抗値の温度依存性
も比較的小さい。この様に、本実施例の双方向サイリス
タでは、ゲートトリガ電流I_GTの電流通路が主として、
抵抗値の温度による変動率が比較的小さい部分に形成さ
れる。したがつて、トリガ電流の温度特性をあまり低下
することなしに、トリガ感度の向上が可能である。

また、P₄領域は単一のN₄領域内に設けられているので、
N₂領域とN₄領域の電気的分離には無関係である。したが
つて、P₄領域を上記のように幅狭形状としても素子の特
性上問題が生じることはない。

〔変形例〕

本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（１）本発明によればゲート電極が負の第２、第３のモ
ードの高感度化が達成できるので、第10図のように、N₂
領域の半島状突出部７を第１の主電極T₁の縁部に沿つて
延在させて、P₂領域の一部であるP₂′をN₂領域が囲むよ
うにし、ゲート電極が正の第１及び第４のモードの高感
度化を達成し、第１〜第４のモードすべてを平均して高
感度化してもよい。

（２）第11図に示すように、実施例のP₄領域の変形とし
て、これをN₄領域の第11図の右辺側からN₄領域に侵入さ
せてもよい。この場合には、実施例と同様にP₄領域の奥
の部分９のみにゲート電極Ｇを接触させ、P₄領域の残り
の部分の表面は絶縁膜３で覆う。

（３）第11図に示すように、幅狭のP₄領域に屈曲部分を
設けてもよい。このようにすることで、P₄領域の長さが
増大し、結果として電流経路の抵抗値が増大できる。

（４）ゲート電極Ｇのパターンを第12図に示すように、
P₄領域の奥の部分９のみに接続されるように、その形状
をN₄領域の形状に合せてもよい。

（５）第13図及び第14図に示すように、P₄領域をN₄領域
の中に島状に形成し、接続物体20によつてP₄領域の一端
部をP₂領域に接続してもよい。

（６）P₂領域及び／又はP₃領域に高濃度のＰ形領域から
成るガードリング又は等電位リング（equipotential ri
ng）（EQR）を設けてもよい。

（７）N₄領域（ゲート領域）がP₂領域の角近傍以外に形
成されたタイプの双方向サイリスタ（センターゲート形
トライアツクやサイドゲート形トライアツク）にも有効
である。

（８）ゲート電極ＧはP₄領域の奥まつた部分で接続され
るのが望ましいが、P₄領域の中ほどで接続されていても
それなりの抵抗分でゲートトリガ電流I_GTを制限させる
ことができる。しかしながら、P₄領域での電流制限効果
を有効に得るには、P₄領域の全長の3/5望ましくは3/4以
上奥まつた部分でゲート電極Ｇに接続されるのが良い。

（９）P₄領域はイオン注入によるプレデポジションと熱
処理によるドライブインとを組合せた方法以外で形成し
てもよい。例えば、周知の熱拡散法によつて形成しても
よい。

（10）N₄領域を設けるための第１のマスク12の開口11を
帯状被覆部12aの両側に配置された２つの開口に分けて
もよい。

（11）N₄領域を比較的高い不純物濃度の第１の領域とP₄
領域に接するように設けた不純物濃度の低い第２の領域
との組み合せにしてもよい。

【図面の簡単な説明】

第１図は本発明の実施例によるトライアツクを第２図の
I-I線に対応する部分で示す断面図、第２図は第１図のトライアツクの半導体基体の表面を示
す平面図、第３図は第１図のトライアツクの電極形成後の平面図、第４図は第１図のIV-IV線の断面図、第５図（Ａ）〜（Ｄ）は第１図のP₄領域及びN₄領域の形
成方法を説明するための断面図、第６図は第５図（Ａ）の平面図、第７図は第５図（Ｃ）の平面図、第８図は第９図の表面の不純物濃度分布図、第９図は第５図（Ｂ）の中央部分を拡大して示す断面
図、第10図、第11図、第12図及び第13図は変形例を示す平面
図、第14図は第13図のXIV-XIV線に対応する断面図、第15図は従来のトライアツクの第16図、第17図、第18図
のXV-XV線に対応する断面図、第16図は第15図の半導体基体の平面図、第17図は第15図のトライアツクの平面図、第18図は第15図のXVIII-XVIII線に対応する断面図であ
る。 P₄…第７の半導体領域、N₄…第５の半導体領域、T₁…第
１の主電極、T₂…第２の主電極、Ｇ…ゲート電極。

Claims

【特許請求の範囲】

【請求項１】第１導電型の第１の半導体領域（N1）と、
前記第１の半導体領域（N1）の一方の側に隣接する第２
導電型の第２の半導体領域（P1）と、前記第１の半導体
領域（N1）の他方の側に隣接する第２導電型の第３の半
導体領域（P2）とを有する半導体基体を備え、前記第３
の半導体領域（P2）の中には前記半導体基体の表面に露
出する部分を有して前記第３の半導体領域（P2）に隣接
している第１導電型の第４及び第５の半導体領域（N2）
（N4）が形成されており、前記第２の半導体領域（P1）
の中には前記半導体基体の表面に露出する部分を有して
前記第２の半導体領域（P1）に隣接している第１導電型
の第６の半導体領域（N3）が形成されており、前記第６
の半導体領域（N3）は平面的に見たときに前記第５の半
導体領域（N4）に重なる部分を有し、前記第３及び第４
の半導体領域（P2）（N2）の表面は第１の主電極（T1）
に接しており、前記第３及び第５の半導体領域（P2）
（N4）の表面はゲート電極（Ｇ）に接しており、前記第
２及び第６の半導体領域（P1）（N3）の表面は第２の主
電極（T2）に接している双方向サイリスタにおいて、前記第５の半導体領域（N4）の中に所定長の帯状の第２
導電型の第７の半導体領域（P4）が設けられ、前記第７の半導体領域（P4）の上面が前記半導体基体の
表面に露出し、前記第７の半導体領域（P4）の下面及び
側面は前記第５の半導体領域（N4）に接しており、前記第７の半導体領域（P4）の一端部分は前記第３の半
導体領域（P2）に接続されており、前記第７の半導体領域（P4）の前記第３の半導体領域
（P2）との接続部から前記第７の半導体領域（P4）の所
定長の半分以上離れた前記第７の半導体領域（P4）の奥
まった部分（９）のみが前記ゲート電極（Ｇ）に接続さ
れ、前記第７の半導体領域（P4）の前記奥まった部分（９）
以外の部分の表面は絶縁膜（３）で被覆され、前記第７の半導体領域（P4）は前記第３の半導体領域
（P2）の前記第５の半導体領域（N4）の下に存在する部
分の不純物濃度よりも高い不純物濃度を有していること
を特徴とする双方向サイリスタ。