JP5618578B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、特に、トライアックを備えた半導体装置およびその製造方法に適用して有効な技術に関する。

トライアックは、相補的な２つのサイリスタを逆並列に接続した構成をとることで、双方向に電流を流すことができる素子であり、交流の制御などに使用される。

特開平８−１０７２００号公報（特許文献１）には、プレーナ型トライアックに関する技術が記載されている。

特開平８−１０７２００号公報

本発明者の検討によれば、次のことが分かった。

トライアックは、交流の制御などに使用される素子であり、正確な制御が要求されるため、その性能（スイッチング性能）をできるだけ向上させることが望まれる。特に、向上が望まれる特性として、転流失敗の抑制（防止）と耐圧の向上がある。

転流失敗は、ゲート信号を入力しないのにトライアックが意図せずしてターンオンしてしまうことにより生じ、トライアックが本来通電すべきでない段階で通電してしまう現象であるため、その発生をできるだけ防止することが要求される。この転流失敗を、トライアックで交流制御している回路全体の構成を工夫すること（例えばＣＲアブソーバをトライアックに並列に接続すること）で防止する場合には、それに付随した素子（例えばＣＲアブソーバを構成する抵抗やコンデンサ）の増加により、製造コストの増大や電子装置全体の大型化を招いてしまう。このため、半導体装置（半導体基板）に形成されたトライアック自身を工夫することで、転流失敗を生じ難くすることが望まれる。また、トライアックには大電流が流れ、また印加される電圧も高いことから、半導体装置（半導体基板）に形成されたトライアック自身を工夫することで、トライアックの高耐圧化を図ることも望まれる。

本発明の目的の一つは、半導体装置の性能を向上させることができる技術を提供することである。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、トライアックを形成するｐ型半導体領域を、高濃度ｐ型半導体領域と低濃度ｐ型半導体領域とに作り分けたものである。

また、代表的な実施の形態による半導体装置の製造方法は、半導体基板にトライアックを形成するためのｐ型半導体領域を形成する際に、高濃度ｐ型半導体領域と低濃度ｐ型半導体領域とに作り分けるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

代表的な実施の形態によれば、半導体装置の性能を向上させることができる。

本発明の一実施の形態である半導体装置の平面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置に形成されているトライアックの説明図である。 トライアックの使用例を示す回路図である。 電圧・電流波形とトライアックに印加するゲート信号とを示す説明図である。 トライアックの他の使用例を示す回路図である。 第１の比較例の半導体装置の断面図である。 第２の比較例の半導体装置の断面図である。 第３の比較例の半導体装置の断面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 半導体基板の深さ方向における不純物濃度分布の一例を示すグラフである。 半導体基板の深さ方向における不純物濃度分布の一例を示すグラフである。 本発明の一実施の形態の第１の変形例である半導体装置の断面図である。 本発明の一実施の形態の第２の変形例である半導体装置の断面図である。 本発明の一実施の形態の第３の変形例である半導体装置の断面図である。 本発明の一実施の形態の第４の変形例である半導体装置の断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
＜半導体装置の構造＞
図１は、本発明の一実施の形態である半導体装置ＣＰ１、ここではトライアック（ＴＲＩＡＣ）を有する半導体装置ＣＰ１の平面図（平面レイアウト図）であり、図２および図３は、その要部断面図である。図１のＡ１−Ａ２線の断面図が図２にほぼ対応し、図１のＢ１−Ｂ２線の断面図が図３にほぼ対応する。なお、図１においては、絶縁膜ＰＶ，ＩＬおよび電極Ｅ１，Ｅ２，Ｅ３を透視し、半導体装置ＣＰ１を構成する半導体基板１の主面（表面）におけるｐ型半導体領域Ｐ１，Ｐ２，Ｐ４、ｎ型基板領域Ｎ１およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ５の平面レイアウトが示されている。また、図１においては、理解を簡単にするために、電極Ｅ１用のコンタクトホールＣＴ１と、電極Ｅ２用のコンタクトホールＣＴ２とを点線で示してある。

図１〜図３に示される本実施の形態の半導体装置（半導体チップ）ＣＰ１は、トライアックを有する半導体装置、すなわち双方向サイリスタを有する半導体装置であり、半導体装置を構成する半導体基板１にトライアックが形成されたもの、すなわち半導体装置を構成する半導体基板１に双方向サイリスタが形成されたものである。本実施の形態の半導体装置ＣＰ１の構成を具体的に説明する。

本実施の形態の半導体装置ＣＰ１を構成する半導体基板１には、ｐ型半導体領域Ｐ１、ｐ型半導体領域Ｐ２、ｐ型半導体領域Ｐ３、ｐ型半導体領域Ｐ４、ｐ型半導体領域Ｐ５、ｎ型半導体領域Ｎ２、ｎ型半導体領域Ｎ３、ｎ型半導体領域Ｎ４およびｎ型半導体領域Ｎ５が形成されている。これらのｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５は、半導体基板１に不純物（ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５はホウ素などのｐ型不純物、ｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５はリンなどのｎ型不純物）を導入（より特定的には拡散）することで形成されている。

半導体基板１は、ｎ型の単結晶シリコンなどからなる半導体基板（ｎ型半導体基板）であり、半導体基板１において、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５となっていない領域（すなわちｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５またはｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５用の不純物がほとんど拡散していない領域）は、ｎ型基板領域（ｎ型半導体領域）Ｎ１となっている。すなわち、ｎ型基板領域Ｎ１は、半導体基板１の一部で構成されており、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５を形成する前の段階の半導体基板１の不純物状態（ｎ型半導体状態）をほぼ維持している領域（基板領域）に対応しており、ｎ型半導体領域とみなすこともできる。ｎ型基板領域Ｎ１は、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ３との間に介在している。ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５とを合わせたものが、半導体基板１全体となる。

これらの半導体領域（Ｐ１〜Ｐ５，Ｎ１〜Ｎ５）について具体的に説明すると以下のようになる。

ｐ型半導体領域（第８半導体領域）Ｐ１は、本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の外周部分（外周領域）に形成されており、半導体基板１の表面から裏面まで達している。このため、半導体基板１において、半導体基板１の側面に接する部分（領域）は、ｐ型半導体領域Ｐ１となっている。このｐ型半導体領域Ｐ１によってｎ型基板領域Ｎ１が規定（画定）されており、平面的に見て、ｎ型基板領域Ｎ１は、周囲をｐ型半導体領域Ｐ１によって囲まれている。従って、ｎ型基板領域Ｎ１の側面は、ｐ型半導体領域Ｐ１に接している。

なお、半導体基板１の互いに反対側に位置する２つの主面のうち、後述の電極Ｅ１，Ｅ２が形成されている側の主面（第１主面）を半導体基板１の表面と呼び、裏面電極ＢＥが形成されている側の主面（第２主面）を半導体基板１の裏面と呼ぶものとする。ｐ型半導体領域（第１半導体領域）Ｐ２、ｐ型半導体領域（第２半導体領域）Ｐ４、ｎ型半導体領域（第３半導体領域）Ｎ２、ｎ型半導体領域（第４半導体領域）Ｎ３およびｎ型半導体領域（第９半導体領域）Ｎ５は、半導体基板１の表面（第１主面）側に形成されている。ｐ型半導体領域（第７半導体領域）Ｐ３、ｐ型半導体領域（第５半導体領域）Ｐ５およびｎ型半導体領域（第６半導体領域）Ｎ４は、半導体基板１の裏面（第２主面）側に形成されている。ｐ型半導体領域Ｐ１は、ｎ型基板領域Ｎ１およびｐ型半導体領域Ｐ３，Ｐ５に接しているが、ｐ型半導体領域Ｐ２，Ｐ４およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５からは離間して形成されている。

ｐ型半導体領域Ｐ２は、半導体基板１の表面側の中央付近に形成されている。ｐ型半導体領域Ｐ２は、ｎ型基板領域Ｎ１内に形成されており、ｎ型基板領域Ｎ１で包まれるように形成されている。すなわち、ｐ型半導体領域Ｐ２は、ｎ型基板領域Ｎ１に内包されるように形成されている。別の見方をすると、ｐ型半導体領域Ｐ２の側面と底面（底部）とが、ｎ型基板領域Ｎ１に接しており、ｐ型半導体領域Ｐ２の上面は半導体基板１の表面で露出している。ｐ型半導体領域Ｐ２は、半導体基板１の表面から、例えば２０〜５０μｍ程度の深さに渡って形成されている。

ｐ型半導体領域Ｐ４は、半導体基板１の表面側の中央付近に形成されているが、ｐ型半導体領域Ｐ２内に形成されており、ｐ型半導体領域Ｐ２で包まれるように形成されている。すなわち、ｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ２に内包されるように形成されている。別の見方をすると、ｐ型半導体領域Ｐ４の側面と底面（底部）とが、ｐ型半導体領域Ｐ２に接しており、ｐ型半導体領域Ｐ４の上面は半導体基板１の表面で露出している。このため、ｐ型半導体領域Ｐ４は、ｎ型基板領域Ｎ１とは接しておらず、ｐ型半導体領域Ｐ４とｎ型基板領域Ｎ１との間にｐ型半導体領域Ｐ２が介在した状態となっている。

ｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ２よりも浅く形成されている。すなわち、半導体基板１の表面からｐ型半導体領域Ｐ４の底部（底面）までの深さ（距離）は、半導体基板１の表面からｐ型半導体領域Ｐ２の底部（底面）までの深さ（距離）よりも、浅く（小さく）なっている。例えば、ｐ型半導体領域Ｐ４は、半導体基板１の表面から、１０〜３０μｍ程度の深さに渡って形成されている。

ｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ２よりも不純物濃度（ｐ型不純物濃度）が高い。このため、ｐ型半導体領域Ｐ４を高濃度ｐ型半導体領域または高濃度ｐ型不純物拡散領域とみなし、ｐ型半導体領域Ｐ２を低濃度ｐ型半導体領域または低濃度ｐ型不純物拡散領域とみなすことができる。ｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ２よりも高不純物濃度であることから、ｐ型半導体領域Ｐ４の比抵抗（抵抗率）は、ｐ型半導体領域Ｐ２の比抵抗（抵抗率）よりも低くなっている。

ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３は、半導体基板１の表面側の中央付近に形成されているが、ｐ型半導体領域Ｐ４内に形成されており、ｐ型半導体領域Ｐ４で包まれるように形成されている。すなわち、ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３は、ｐ型半導体領域Ｐ４に内包されるように形成されている。別の見方をすると、ｎ型半導体領域Ｎ２の側面および底面（底部）と、ｎ型半導体領域Ｎ３の側面および底面（底部）とが、ｐ型半導体領域Ｐ４に接しており、ｎ型半導体領域Ｎ２の上面とｎ型半導体領域Ｎ３の上面とは、半導体基板１の表面で露出している。但し、ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３とは、互いに離間して形成されている。このため、ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３とは、互いに接しておらず、ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３との間にｐ型半導体領域Ｐ４が介在した状態となっている。また、ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３は、ｐ型半導体領域Ｐ２にもｎ型基板領域Ｎ１にも接しておらず、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２との間、およびｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ２との間に、ｐ型半導体領域Ｐ４が介在した状態となっている。

ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３は、ｐ型半導体領域Ｐ４よりも浅く形成されている。すなわち、半導体基板１の表面からｎ型半導体領域Ｎ２の底部（底面）までの深さ（距離）は、半導体基板１の表面からｐ型半導体領域Ｐ４の底部（底面）までの深さ（距離）よりも浅く（小さく）、かつ、半導体基板１の表面からｎ型半導体領域Ｎ３の底部（底面）までの深さ（距離）は、半導体基板１の表面からｐ型半導体領域Ｐ４の底部（底面）までの深さ（距離）よりも浅く（小さく）なっている。例えば、ｎ型半導体領域Ｎ２，Ｎ３は、半導体基板１の表面から、２〜２０μｍ程度の深さに渡って形成されている。

ｎ型半導体領域Ｎ５は、半導体基板１の表面側に形成されているが、ｎ型基板領域Ｎ１の表層部の一部に形成されており、ｎ型基板領域Ｎ１で包まれるように、すなわち、ｎ型基板領域Ｎ１に内包されるように形成されている。別の見方をすると、ｎ型半導体領域Ｎ５の側面および底面（底部）が、ｎ型基板領域Ｎ１に接しており、ｎ型半導体領域Ｎ５の上面は、半導体基板１の表面で露出している。ｎ型半導体領域Ｎ５は、ｎ型基板領域Ｎ１よりも高不純物濃度とされている。

ｎ型半導体領域Ｎ５は、ｎ型半導体領域Ｎ２，Ｎ３と同程度の深さとされており、例えば、半導体基板１の表面から、２〜２０μｍ程度の深さに渡って形成されている。ｎ型半導体領域Ｎ５は、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ１との間に形成されており、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ４およびｎ型半導体領域Ｎ２，Ｎ３とは離間して形成されている。このため、ｎ型半導体領域Ｎ５は、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ４およびｎ型半導体領域Ｎ２，Ｎ３のいずれにも接していない。図１に示されるように、ｎ型半導体領域Ｎ５は、好ましくは、平面的に見て、ｐ型半導体領域Ｐ２を囲むように形成されており、例えばｐ型半導体領域Ｐ２を囲むリング状の平面形状に形成されている。

ｐ型半導体領域Ｐ３およびｐ型半導体領域Ｐ５は、半導体基板１の裏面側に形成されている。ｐ型半導体領域Ｐ３，Ｐ５のうち、ｐ型半導体領域Ｐ５が半導体基板１の裏面に接する領域に形成され、ｐ型半導体領域Ｐ３は、ｐ型半導体領域Ｐ５よりも半導体基板１の内部側に形成されている。すなわち、ｐ型半導体領域Ｐ３は、ｐ型半導体領域Ｐ５とｎ型基板領域Ｎ１との間に介在した状態となっている。平面的に見て、ｐ型半導体領域Ｐ３，Ｐ５の周囲はｐ型半導体領域Ｐ１に囲まれているため、ｐ型半導体領域Ｐ３，Ｐ５の側面はｐ型半導体領域Ｐ１に接している。ｐ型半導体領域Ｐ５をｐ型半導体領域Ｐ１よりも高不純物濃度とした場合には、半導体基板１の裏面に接する部分のｐ型半導体領域Ｐ１がｐ型半導体領域Ｐ５に置換され得る。

ｐ型半導体領域Ｐ５は、ｐ型半導体領域Ｐ３よりも不純物濃度（ｐ型不純物濃度）が高く、ｐ型半導体領域Ｐ３は、ｐ型半導体領域Ｐ５よりも不純物濃度（ｐ型不純物濃度）が低い。このため、ｐ型半導体領域Ｐ５を高濃度ｐ型半導体領域または高濃度ｐ型不純物拡散領域とみなし、ｐ型半導体領域Ｐ３を低濃度ｐ型半導体領域または低濃度ｐ型不純物拡散領域とみなすことができる。ｐ型半導体領域Ｐ５は、ｐ型半導体領域Ｐ３よりも高不純物濃度であることから、ｐ型半導体領域Ｐ５の比抵抗（抵抗率）は、ｐ型半導体領域Ｐ３の比抵抗（抵抗率）よりも低くなっている。また、ｐ型半導体領域Ｐ１は、ｐ型半導体領域Ｐ２，Ｐ３よりも不純物濃度（ｐ型不純物濃度）が高いため、ｐ型半導体領域Ｐ１を高濃度ｐ型半導体領域または高濃度ｐ型不純物拡散領域とみなすことができる。

ｎ型半導体領域Ｎ４は、半導体基板１の裏面側に形成されているが、ｐ型半導体領域Ｐ５内に形成されており、ｐ型半導体領域Ｐ５で包まれるように形成されている。すなわち、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ５に内包されるように形成されている。別の見方をすると、ｎ型半導体領域Ｎ４の側面および底面（底部）が、ｐ型半導体領域Ｐ５に接しており、ｎ型半導体領域Ｎ４の上面は半導体基板１の裏面で露出している。このため、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３にもｎ型基板領域Ｎ１にも接しておらず、ｎ型半導体領域Ｎ４とｐ型半導体領域Ｐ３との間にｐ型半導体領域Ｐ５が介在した状態となっている。

ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ５よりも浅く形成されている。すなわち、半導体基板１の裏面からｎ型半導体領域Ｎ４の底部（底面）までの深さ（距離）は、半導体基板１の裏面からｐ型半導体領域Ｐ５の底部（底面）までの深さ（距離）よりも浅く（小さく）なっている。例えば、ｎ型半導体領域Ｎ４は、半導体基板１の裏面から、２〜２０μｍ程度の深さに渡って形成されている。ここで、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ５においては、これらが半導体基板１の裏面側に形成されていることから、半導体基板１の裏面側を上面と呼び、半導体基板１の内部側を底面（底部）と呼んでいる。

ｎ型半導体領域Ｎ２、ｎ型半導体領域Ｎ３、ｎ型半導体領域Ｎ４およびｎ型半導体領域Ｎ５は、ｎ型基板領域Ｎ１よりも不純物濃度（ｎ型不純物濃度）が高い。このため、ｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５の各比抵抗（抵抗率）は、ｎ型基板領域Ｎ１の比抵抗（抵抗率）よりも低くなっている。ｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５を高濃度ｎ型半導体領域または高濃度ｎ型不純物拡散領域とみなし、ｎ型基板領域Ｎ１を低濃度ｎ型半導体領域または低濃度ｎ型不純物拡散領域とみなすことができる。また、ｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５の各不純物濃度（ｎ型不純物濃度）は、互いにほぼ同程度とすることができる。

半導体基板１の厚み（半導体基板１の厚みは後述の半導体基板１Ｗの厚みにほぼ対応する）は、例えば１５０〜３００μｍ程度とすることができる。また、ｐ型半導体領域Ｐ２の底部（底面）からｐ型半導体領域Ｐ３の上面までの距離（すなわちｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ３との間に位置する部分のｎ型基板領域Ｎ１の厚み）は、例えば５０〜２６０μｍ程度とすることができる。ここで、ｐ型半導体領域Ｐ２の底部（底面）は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とのＰＮ接合面に対応し、ｐ型半導体領域Ｐ３の上面は、ｐ型半導体領域Ｐ３とｎ型基板領域Ｎ１とのＰＮ接合面に対応している。

このような半導体基板１を構成するｎ型基板領域Ｎ１、ｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５およびｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５における接触関係を更に具体的に説明すると、以下のようになる。

すなわち、ｐ型半導体領域Ｐ１は、ｎ型基板領域Ｎ１およびｐ型半導体領域Ｐ３，Ｐ５と接触しているが、他の半導体領域（Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｐ２，Ｐ４）とは接触していない。ｐ型半導体領域Ｐ２は、ｎ型基板領域Ｎ１およびｐ型半導体領域Ｐ４と接触しているが、他の半導体領域（Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｐ１，Ｐ３，Ｐ５）とは接触していない。ｐ型半導体領域Ｐ３は、ｎ型基板領域Ｎ１およびｐ型半導体領域Ｐ１，Ｐ５と接触しているが、他の半導体領域（Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｐ２，Ｐ４）とは接触していない。ｐ型半導体領域Ｐ４は、ｎ型半導体領域Ｎ２，Ｎ３およびｐ型半導体領域Ｐ２と接触しているが、他の半導体領域（Ｎ１，Ｎ４，Ｎ５，Ｐ１，Ｐ３，Ｐ５）とは接触していない。ｐ型半導体領域Ｐ５は、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ１，Ｐ３と接触しているが、他の半導体領域（Ｎ１，Ｎ２，Ｎ３，Ｎ５，Ｐ２，Ｐ４）とは接触していない。ｎ型基板領域Ｎ１は、ｎ型半導体領域Ｎ５およびｐ型半導体領域Ｐ１，Ｐ２，Ｐ３と接触しているが、他の半導体領域（Ｎ２，Ｎ３，Ｎ４，Ｐ４，Ｐ５）とは接触していない。ｎ型半導体領域Ｎ２は、ｐ型半導体領域Ｐ４と接触しているが、他の半導体領域（Ｎ１，Ｎ３，Ｎ４，Ｎ５，Ｐ１，Ｐ２，Ｐ３，Ｐ５）とは接触していない。ｎ型半導体領域Ｎ３は、ｐ型半導体領域Ｐ４と接触しているが、他の半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｎ５，Ｐ１，Ｐ２，Ｐ３，Ｐ５）とは接触していない。ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ５と接触しているが、他の半導体領域（Ｎ１，Ｎ２，Ｎ３，Ｎ５，Ｐ１，Ｐ２，Ｐ３，Ｐ４）とは接触していない。ｎ型半導体領域Ｎ５は、ｎ型基板領域Ｎ１と接触しているが、他の半導体領域（Ｎ２，Ｎ３，Ｎ４，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５）とは接触していない。これらの半導体領域（Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５）により、半導体基板１が構成されている。

本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の裏面（より特定的には裏面全体）には、裏面電極（第３電極）ＢＥが形成されている。裏面電極ＢＥは、ｐ型半導体領域Ｐ５とｎ型半導体領域Ｎ４との両方に接しており、ｐ型半導体領域Ｐ５とｎ型半導体領域Ｎ４との両方に電気的に接続されている。裏面電極ＢＥは、例えばＡｕ（金）膜などの金属膜からなる。また、裏面電極ＢＥがｐ型半導体領域Ｐ１に接していてもよい。但し、裏面電極は、他の半導体領域（Ｎ１，Ｎ２，Ｎ３，Ｎ５，Ｐ２，Ｐ３，Ｐ４）には接触していない。

本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の表面（裏面電極ＢＥが形成された側とは反対側の主面）には、絶縁膜（層間絶縁膜）ＩＬが形成されている。絶縁膜ＩＬは、例えばＰＳＧ（Phospho Silicate Glass）膜などからなる。絶縁膜ＩＬには、複数のコンタクトホール（開口部、貫通孔）ＣＴが形成されており、各コンタクトホールＣＴの底部では、半導体基板１の主面（表面）の一部が露出されている。

絶縁膜ＩＬに形成された複数のコンタクトホールＣＴは、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３を有している。このうち、コンタクトホールＣＴ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ４の両領域にまたがるように形成されており、コンタクトホールＣＴ１の底部では、ｎ型半導体領域Ｎ２の少なくとも一部とｐ型半導体領域Ｐ４の一部とが露出されている。また、コンタクトホールＣＴ２は、ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ４の両領域にまたがるように形成されており、コンタクトホールＣＴ２の底部では、ｎ型半導体領域Ｎ３の少なくとも一部とｐ型半導体領域Ｐ４の一部とが露出されている。なお、コンタクトホールＣＴ１とコンタクトホールＣＴ２とは平面的に重なっていないため、ｐ型半導体領域Ｐ４のうち、コンタクトホールＣＴ１の底部で露出する領域とコンタクトホールＣＴ２の底部で露出する領域とは、平面的に重なっていない。また、コンタクトホールＣＴ３は、ｎ型半導体領域Ｎ５の上部に形成されており、コンタクトホールＣＴ３の底部では、ｎ型半導体領域Ｎ５の一部が露出されている。

半導体基板１の表面（第１主面）上には、電極（第１電極）Ｅ１、電極（第２電極）Ｅ２および電極Ｅ３が形成されている。すなわち、コンタクトホールＣＴ１の底部で露出するｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ４の上部に、電極Ｅ１が形成され、コンタクトホールＣＴ２の底部で露出するｎ型半導体領域Ｎ３およびｐ型半導体領域Ｐ４の上部に、電極Ｅ２が形成され、コンタクトホールＣＴ３の底部で露出するｎ型半導体領域Ｎ５の上部に、電極Ｅ３が形成されている。このため、電極Ｅ１は、ｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ４の両方に接して電気的に接続され、電極Ｅ２は、ｎ型半導体領域Ｎ３およびｐ型半導体領域Ｐ４の両方に接して電気的に接続され、電極Ｅ３は、ｎ型半導体領域Ｎ５に接して電気的に接続されている。平面的に見て、電極Ｅ１はコンタクトホールＣＴ１を内包し、電極Ｅ２はコンタクトホールＣＴ２を内包し、電極Ｅ３はコンタクトホールＣＴ３を内包している。平面的に見て、電極Ｅ１，Ｅ２，Ｅ３のうち、コンタクトホールＣＴの外部に位置する部分は、絶縁膜ＩＬ上に位置している。

電極Ｅ１，Ｅ２，Ｅ３の接触関係をより具体的に説明すると、次のようになる。すなわち、電極Ｅ１は、ｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ４に接しているが、他の半導体領域（Ｎ１，Ｎ３，Ｎ４，Ｎ５，Ｐ１，Ｐ２，Ｐ３，Ｐ５）および電極Ｅ２，Ｅ３とは接触していない。電極Ｅ２は、ｎ型半導体領域Ｎ３およびｐ型半導体領域Ｐ４に接しているが、他の半導体領域（Ｎ１，Ｎ２，Ｎ４，Ｎ５，Ｐ１，Ｐ２，Ｐ３，Ｐ５）および電極Ｅ１，Ｅ３とは接触していない。電極Ｅ３は、ｎ型半導体領域Ｎ５に接しているが、他の半導体領域（Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５）および電極Ｅ１，Ｅ２とは接触していない。電極Ｅ１と電極Ｅ２と電極Ｅ３とは、互いに接触していない。

電極Ｅ１と電極Ｅ２と電極Ｅ３とは、同層の導電体膜により形成されており、例えばアルミニウムを主体とする導電体膜により形成されている。電極Ｅ１，Ｅ２，Ｅ３は、例えば、絶縁膜ＩＬ上にコンタクトホールＣＴ内を埋めるように導電体膜を形成してから、この導電体膜をパターニングすることで、形成されている。

半導体基板１の表面側の最上層には、すなわち絶縁膜ＩＬ上に、表面保護膜（パッシベーション膜）として、絶縁膜ＰＶが形成されている。電極Ｅ１，Ｅ２，Ｅ３は、同層の導電体膜により形成されているが、互いに分離されており、電極Ｅ１，Ｅ２，Ｅ３間は、絶縁膜ＰＶで満たされている。絶縁膜ＰＶは、例えばポリイミド樹脂などの樹脂材料膜（樹脂膜）とすることができる。

絶縁膜ＰＶには、複数の開口部（コンタクトホール、貫通孔）ＯＰが形成されている。絶縁膜ＰＶに形成された複数の開口部ＯＰは、開口部ＯＰ１，ＯＰ２を有している。このうち、開口部ＯＰ１は、電極Ｅ１の上部に形成されており、開口部ＯＰ１の底部では、電極Ｅ１の一部が露出されている。すなわち、電極Ｅ１の上面の周辺部と側面とは絶縁膜ＰＶで覆われ、電極Ｅ１の上面の中央部は開口部ＯＰ１から露出されている。また、開口部ＯＰ２は、電極Ｅ２の上部に形成されており、開口部ＯＰ２の底部では、電極Ｅ２の一部が露出されている。すなわち、電極Ｅ２の上面の周辺部と側面とは絶縁膜ＰＶで覆われ、電極Ｅ２の上面の中央部は開口部ＯＰ２から露出されている。一方、電極Ｅ３は、絶縁膜ＰＶで覆われており、露出されていない。電極Ｅ３は、平面的に見て、ｎ型半導体領域Ｎ５とほぼ同様のパターン形状を有しており、例えば、電極Ｅ１，Ｅ２を囲むリング状のパターンとされている。このため、電極Ｅ３を、配線とみなすこともできる。

開口部ＯＰ１から露出する部分の電極Ｅ１と、開口部ＯＰ２から露出する部分の電極Ｅ２とが、ボンディングパッド（パッド、パッド電極）となって、そこにボンディングワイヤなどの接続用部材が接続できるようになっている。このため、電極Ｅ１，Ｅ２を端子とみなすこともできる。また、他の形態として、開口部ＯＰ１，ＯＰ２から露出する電極Ｅ１，Ｅ２上にバンプ電極（突起状電極）を形成することもできる。

また、本実施の形態の半導体装置は、後述のように、半導体基板（半導体ウエハ）１Ｗを複数のチップに切断（ダイシング）したものである。このため、本実施の形態の半導体装置ＣＰ１を構成する半導体基板１の表面の周辺部（半導体基板１の表面のうちの側面近傍領域）には、絶縁膜ＩＬ，ＰＶが形成されていなくともよく、これにより、半導体基板１Ｗを切断（ダイシング）しやすくすることができる。

＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。

図４〜図１３は、本実施の形態の半導体装置ＣＰ１、ここではトライアックを有する半導体装置ＣＰ１の製造工程中の断面図であり、上記図２に対応する断面が示されている。

まず、図４に示されるように、例えば１０〜１００Ωｃｍ程度の比抵抗を有するｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１Ｗを準備（用意）する。

次に、図５に示されるように、半導体基板１Ｗの表面および裏面を酸化させて酸化シリコン膜（絶縁膜）ＯＸを形成する。ここで、半導体基板１Ｗの互いに反対側に位置する二つの主面のうち、後で電極Ｅ１，Ｅ２が形成される側の主面（第１主面）を半導体基板１Ｗの表面と呼び、後で裏面電極ＢＥが形成される側の主面（第２主面）を半導体基板１Ｗの裏面と呼ぶこととする。

次に、フォトリソグラフィ法およびエッチング法を用いることで、半導体基板１Ｗの表面および裏面において、チップ領域ＣＰＲの外周部の酸化シリコン膜ＯＸを除去する。それから、ドーパントとしてホウ素（Ｂ）などのｐ型不純物を、半導体基板１Ｗの表面および裏面から半導体基板１Ｗの内部方向に拡散させることで、図５に示されるように、ｐ型半導体領域Ｐ１を形成する。ここで、チップ領域ＣＰＲは、そこから１つの半導体装置（半導体チップ）ＣＰ１が製造される領域に対応する。ｐ型半導体領域Ｐ１は、他の半導体領域（Ｎ２，Ｎ３，Ｎ４，Ｎ５、Ｐ２，Ｐ３，Ｐ４，Ｐ５）を形成する前に形成することが好ましい。

ｐ型半導体領域Ｐ１を形成するためのｐ型不純物の拡散は、例えば、ホウ素（Ｂ）のようなｐ型不純物を含む固体、液体または気体を、半導体基板１Ｗの表面および裏面に接触させることで、ドーパント源を半導体基板１Ｗの表面および裏面に付与してから、このドーパント（ｐ型不純物）を半導体基板１Ｗの表面および裏面から半導体基板１Ｗの内部に熱拡散させることで、行うことができる。また、ｐ型半導体領域Ｐ１を形成するためのｐ型不純物（ドーパント）の熱拡散の条件としては、例えば、１２５０〜１３００℃で１００〜２００時間程度の熱処理を例示できる。この際、酸化シリコン膜ＯＸがマスク（拡散マスク）として機能するため、半導体基板１Ｗの表面および裏面のうちの酸化シリコン膜ＯＸが形成されていない領域から、半導体基板１Ｗの内部に向かってｐ型不純物が拡散するが、半導体基板１Ｗの表面および裏面のうちの酸化シリコン膜ＯＸが形成されている領域からは、半導体基板１Ｗの内部に向かってｐ型不純物は拡散しない。このため、図５に示されるように、ｐ型半導体領域Ｐ１は、チップ領域ＣＰＲのうちの外周部（外周領域）に形成される。また、半導体基板１Ｗの表面側からｐ型不純物が拡散することで形成されたｐ型半導体領域Ｐ１と、半導体基板１Ｗの裏面側からｐ型不純物が拡散することで形成されたｐ型半導体領域Ｐ１とは、半導体基板１Ｗの厚み方向の中央付近でつながっている。このため、ｐ型半導体領域Ｐ１は、半導体基板１Ｗの表面から裏面まで達している。

平面的に見てチップ領域ＣＰＲの外周部にｐ型半導体領域Ｐ１を形成したことで、チップ領域ＣＰＲにおいて、平面的に見てｐ型半導体領域Ｐ１に周囲を囲まれたｎ型基板領域（ｎ型半導体領域）Ｎ１が規定される。この段階では、ｎ型基板領域Ｎ１は、半導体基板１Ｗの表面から裏面まで達している。このｎ型基板領域Ｎ１は、上述のようにｎ型の半導体基板１Ｗを準備した後に、不純物がほとんど拡散されずにｎ型の半導体基板１Ｗの不純物状態がそのまま維持されている領域に対応している。このため、ｎ型基板領域Ｎ１は、ｎ型半導体領域とみなすこともできる。ｐ型半導体領域Ｐ１の形成後、半導体基板１Ｗの各チップ領域ＣＰＲにおいて、ｐ型半導体領域Ｐ１に囲まれた領域（この段階ではｎ型基板領域Ｎ１）に、以下に説明するように、他の半導体領域（Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｎ２，Ｎ３，Ｎ４，Ｎ５）が形成される。

次に、図６に示されるように、半導体基板１Ｗの表面側から半導体基板１Ｗ内にｐ型半導体領域Ｐ２用の不純物（ｐ型不純物）を拡散させることで半導体基板１Ｗの表面側にｐ型半導体領域Ｐ２を形成し、半導体基板１Ｗの裏面側から半導体基板１Ｗ内にｐ型半導体領域Ｐ３用の不純物（ｐ型不純物）を拡散させることで半導体基板１Ｗの裏面側にｐ型半導体領域Ｐ３を形成する。具体的には、ｐ型半導体領域Ｐ２，Ｐ３は、次のようにして形成することができる。

まず、半導体基板１Ｗの表面側からｐ型半導体領域Ｐ２用のイオン注入を行うことで、半導体基板１Ｗの表面付近（表面側の表層部分）にｐ型半導体領域Ｐ２用の不純物（ｐ型不純物）を導入し、また、半導体基板１Ｗの裏面側からｐ型半導体領域Ｐ３用のイオン注入を行うことで、半導体基板１Ｗの裏面付近（裏面側の表層部分）にｐ型半導体領域Ｐ３用の不純物（ｐ型不純物）を導入する。それから、上記ｐ型半導体領域Ｐ２用のイオン注入および上記ｐ型半導体領域Ｐ３用のイオン注入で導入されたｐ型不純物（例えばホウ素など）を、熱処理によって半導体基板１Ｗ内に更に拡散させる（主として半導体基板１Ｗの厚み方向に拡散させる）ことで、ｐ型半導体領域Ｐ２，Ｐ３を形成する。ｐ型半導体領域Ｐ２，Ｐ３を形成するためのｐ型不純物（例えばホウ素など）の熱拡散の条件としては、例えば、１２５０〜１３００℃で２５〜５０時間程度の熱処理を例示できる。ｐ型半導体領域Ｐ２を形成するために行う熱拡散処理と、ｐ型半導体領域Ｐ３を形成するために行う熱拡散処理とを、同じ熱処理により行っているため、製造工程数を低減できる。

ｐ型半導体領域Ｐ２は、半導体基板１Ｗの表面から、２０〜５０μｍ程度の深さに渡って形成される。また、ｐ型半導体領域Ｐ２用のイオン注入を行なう際に、フォトリソグラフィ法で形成したフォトレジストパターンをイオン注入阻止マスクとして使用することなどにより、ｐ型半導体領域Ｐ２は、平面的に見て、ｐ型半導体領域Ｐ１から離間するように形成され、また、チップ領域ＣＰＲの端部（外周部）から４００〜１０００μｍ程度離間するように形成される。

一方、ｐ型半導体領域Ｐ３は、半導体基板１Ｗの裏面から、２０〜５０μｍ程度の深さに渡って形成される。ｐ型半導体領域Ｐ３の側面はｐ型半導体領域Ｐ１に接した状態となる。また、ｐ型半導体領域Ｐ２形成用の熱拡散処理とｐ型半導体領域Ｐ３形成用の熱拡散処理とを同じ熱処理により行っていることから、半導体基板１の表面からｐ型半導体領域Ｐ２の底面（底部）までの深さと、半導体基板１の裏面からｐ型半導体領域Ｐ３の底面（底部）までの深さとは、ほぼ同じとなる。

次に、図７に示されるように、半導体基板１Ｗの表面側から半導体基板１Ｗ内にｐ型半導体領域Ｐ４用の不純物（ｐ型不純物）を拡散させることで半導体基板１Ｗの表面側にｐ型半導体領域Ｐ４を形成し、半導体基板１Ｗの裏面側から半導体基板１Ｗ内にｐ型半導体領域Ｐ５用の不純物（ｐ型不純物）を拡散させることで半導体基板１Ｗの裏面側にｐ型半導体領域Ｐ５を形成する。形成されたｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ２よりも高不純物濃度であり、形成されたｐ型半導体領域Ｐ５は、ｐ型半導体領域Ｐ３よりも高不純物濃度である。具体的には、ｐ型半導体領域Ｐ４，Ｐ５は、次のようにして形成することができる。

まず、半導体基板１Ｗの表面側からｐ型半導体領域Ｐ４用のイオン注入を行うことで、半導体基板１Ｗの表面付近（表面側の表層部分）にｐ型半導体領域Ｐ４用の不純物（ｐ型不純物）を導入し、また、半導体基板１Ｗの裏面側からｐ型半導体領域Ｐ５用のイオン注入を行うことで、半導体基板１Ｗの裏面付近（裏面側の表層部分）にｐ型半導体領域Ｐ５用の不純物（ｐ型不純物）を導入する。それから、上記ｐ型半導体領域Ｐ４用のイオン注入および上記ｐ型半導体領域Ｐ５用のイオン注入で導入されたｐ型不純物（例えばホウ素など）を、熱処理によって半導体基板１Ｗ内に更に拡散させる（主として半導体基板１Ｗの厚み方向に拡散させる）ことで、ｐ型半導体領域Ｐ４，Ｐ５を形成する。ｐ型半導体領域Ｐ４，Ｐ５を形成するためのｐ型不純物（例えばホウ素など）の熱拡散の条件としては、例えば、１１００〜１２５０℃で１０〜３０時間程度の熱処理を例示できる。ｐ型半導体領域Ｐ４を形成するために行う熱拡散処理と、ｐ型半導体領域Ｐ５を形成するために行う熱拡散処理とを、同じ熱処理により行っているため、製造工程数を低減できる。

ｐ型半導体領域Ｐ４用のイオン注入を行なう際に、フォトリソグラフィ法で形成したフォトレジストパターンをイオン注入阻止マスクとして使用することなどにより、ｐ型半導体領域Ｐ４は、平面的に見て、ｐ型半導体領域Ｐ２に内包されるように形成される。また、ｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ２よりも浅く形成され、例えば、半導体基板１Ｗの表面から、１０〜３０μｍ程度の深さに渡って形成される。このため、ｐ型半導体領域Ｐ２内にｐ型半導体領域Ｐ４が形成され、平面的に見ても、厚み方向に見ても、ｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ２に内包されるように形成される。このため、ｐ型半導体領域Ｐ４は、ｎ型基板領域Ｎ１には接しておらず、ｐ型半導体領域Ｐ４とｎ型基板領域Ｎ１との間にｐ型半導体領域Ｐ２が介在した状態となる。

一方、ｐ型半導体領域Ｐ５は、ｐ型半導体領域Ｐ３よりも浅く形成され、例えば、半導体基板１Ｗの裏面から、１０〜３０μｍ程度の深さに渡って形成される。このため、ｐ型半導体領域Ｐ５は、ｎ型基板領域Ｎ１には接しておらず、ｐ型半導体領域Ｐ５とｎ型基板領域Ｎ１との間にｐ型半導体領域Ｐ３が介在した状態となる。また、ｐ型半導体領域Ｐ５の側面はｐ型半導体領域Ｐ１に接した状態となる。また、ｐ型半導体領域Ｐ４形成用の熱拡散処理とｐ型半導体領域Ｐ５形成用の熱拡散処理とを同じ熱処理により行っていることから、半導体基板１の表面からｐ型半導体領域Ｐ４の底面（底部）までの深さと、半導体基板１の裏面からｐ型半導体領域Ｐ５の底面（底部）までの深さとは、ほぼ同じとなる。

次に、図８に示されるように、半導体基板１Ｗの表面側から半導体基板１Ｗ内にｎ型半導体領域Ｎ２，Ｎ３，Ｎ５用の不純物（ｎ型不純物）を拡散させることで、半導体基板１Ｗの表面側にｎ型半導体領域Ｎ２，Ｎ３，Ｎ５を形成し、半導体基板１Ｗの裏面側から半導体基板１Ｗ内にｎ型半導体領域Ｎ４用の不純物（ｎ型不純物）を拡散させることで、半導体基板１Ｗの裏面側にｎ型半導体領域Ｎ４を形成する。形成されたｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５は、ｎ型基板領域Ｎ１よりも高不純物濃度である。具体的には、ｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５は、次のようにして形成することができる。

ｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５を形成するためのｎ型不純物の拡散は、例えば、リン（Ｐ）のようなｎ型不純物を含む固体、液体または気体を、半導体基板１Ｗの表面および裏面に接触させることで、ドーパント源を半導体基板１Ｗの表面および裏面に付与してから、このドーパント（ｎ型不純物）を半導体基板１Ｗの表面および裏面から半導体基板１Ｗの内部に熱拡散させることで、行うことができる。この際、フォトリソグラフィ法を用いて形成したフォトレジストパターン（このフォトレジストパターンは、半導体基板１Ｗの表面および裏面においてｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５を形成しない領域に形成される）を利用することによって、半導体基板１Ｗの表面および裏面に部分的にドーパント源を付与すればよい。また、ｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５を形成するためのｎ型不純物の熱拡散の条件としては、例えば、１０００〜１２００℃で１〜２０時間程度の熱処理を例示できる。ｎ型半導体領域Ｎ２を形成するために行う熱拡散処理と、ｎ型半導体領域Ｎ３を形成するために行う熱拡散処理と、ｎ型半導体領域Ｎ４を形成するために行う熱拡散処理と、ｎ型半導体領域Ｎ５を形成するために行う熱拡散処理とを、同じ熱処理により行っているため、製造工程数を低減できる。

ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３とは、平面的に見て、互いに離間して形成される。ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３とは、互いに離間しているため、間にｐ型半導体領域Ｐ４の一部が介在する。また、ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３のいずれも、平面的に見て、ｐ型半導体領域Ｐ４に内包されるように形成される。ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３は、ｐ型半導体領域Ｐ４よりも浅く形成され、例えば、半導体基板１Ｗの表面から、２〜２０μｍ程度の深さに渡って形成される。このため、ｐ型半導体領域Ｐ４内にｎ型半導体領域Ｎ２，Ｎ３が形成され、平面的に見ても、厚み方向に見ても、ｎ型半導体領域Ｎ２，Ｎ３は、ｐ型半導体領域Ｐ４に内包されるように形成される。

一方、ｎ型半導体領域Ｎ５は、ｎ型基板領域Ｎ１の表層部分の一部に形成され、例えば、上記図１に示されるように、平面的に見て、ｐ型半導体領域Ｐ２を囲むリング状の平面形状に形成され、また、ｐ型半導体領域Ｐ１，Ｐ２から離間し、かつ、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ１との間に形成される。

ｎ型半導体領域Ｎ４は、平面的に見て、ｐ型半導体領域Ｐ５に内包されるように形成される。また、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ５よりも浅く形成され、例えば、半導体基板１Ｗの裏面から、２〜２０μｍ程度の深さに渡って形成される。このため、ｐ型半導体領域Ｐ５内にｎ型半導体領域Ｎ４が形成され、平面的に見ても、厚み方向に見ても、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ５に内包されるように形成される。また、ｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５形成用の熱拡散処理を同じ熱処理により行っていることから、半導体基板１の表面からｎ型半導体領域Ｎ２，Ｎ３，Ｎ５の各底面（底部）までの各深さと、半導体基板１の裏面からｎ型半導体領域Ｎ４の底面（底部）までの深さとは、互いにほぼ同じとなる。

次に、図９に示されるように、半導体基板１Ｗの表面側の主面全体に絶縁膜（層間絶縁膜）ＩＬを形成する。絶縁膜ＩＬは、例えばＰＳＧ（Phospho Silicate Glass）膜などとすることができる。それから、例えばフォトリソグラフィ法およびエッチング法などを用いて絶縁膜ＩＬに複数のコンタクトホールＣＴ（すなわちコンタクトホールＣＴ１，ＣＴ２，ＣＴ３）を形成する。図９には、コンタクトホールＣＴが形成された段階が示されている。絶縁膜ＩＬのコンタクトホールＣＴの底部では、半導体基板１Ｗの主面（表面）の一部が露出する。具体的には、コンタクトホールＣＴ１の底部では、ｎ型半導体領域Ｎ２の少なくとも一部とｐ型半導体領域Ｐ４の一部とが露出され、コンタクトホールＣＴ２の底部では、ｎ型半導体領域Ｎ３の少なくとも一部とｐ型半導体領域Ｐ４の一部とが露出され、コンタクトホールＣＴ３の底部では、ｎ型半導体領域Ｎ５の一部が露出される。

次に、図１０に示されるように、半導体基板１Ｗの表面側の主面全体に導電体膜を形成してから、この導電体膜を例えばフォトリソグラフィ法およびエッチング法などを用いてパターニングすることで、電極Ｅ１，Ｅ２，Ｅ３を形成する。電極Ｅ１，Ｅ２，Ｅ３形成用の上記導電体膜は、例えばアルミニウムを主体とする導電体膜とすることができ、ＰＶＤ法などにより形成することができる。電極Ｅ１は、コンタクトホールＣＴ１の底部でｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ４に接してそれらに電気的に接続され、電極Ｅ２は、コンタクトホールＣＴ２の底部でｎ型半導体領域Ｎ３およびｐ型半導体領域Ｐ４に接してそれらに電気的に接続され、電極Ｅ３は、コンタクトホールＣＴ３の底部でｎ型半導体領域Ｎ５に接して電気的に接続される。

次に、図１１に示されるように、半導体基板１Ｗの表面側の主面全体に、表面保護膜（パッシベーション膜）として、絶縁膜ＰＶを形成する。すなわち、電極Ｅ１，Ｅ２，Ｅ３を覆うように絶縁膜ＩＬ上に絶縁膜ＰＶを形成する。絶縁膜ＰＶは、例えばポリイミド樹脂などの樹脂材料膜（樹脂膜）とすることができる。これにより、電極Ｅ１，Ｅ２，Ｅ３が、表面保護膜としての絶縁膜ＰＶにより被覆される（覆われる）。この絶縁膜ＰＶは、半導体装置ＣＰ１の最上層の膜となり、半導体装置ＣＰ１を保護する最上層保護膜として機能する。最上層の絶縁膜ＰＶをポリイミド樹脂などのような樹脂膜（有機系絶縁膜）とすることで、比較的軟らかい樹脂膜を最上層として半導体装置ＣＰ１の取り扱いを容易にすることができる。

次に、例えばフォトリソグラフィ法およびエッチング法などを用いて絶縁膜ＰＶに複数の開口部ＯＰ（すなわち開口部ＯＰ１，ＯＰ２）を形成する。図１１には、開口部ＯＰが形成された段階が示されている。絶縁膜ＰＶの開口部ＯＰの底部では、電極Ｅ１，Ｅ２の一部が露出する。具体的には、開口部ＯＰ１から電極Ｅ１の一部が露出され、開口部ＯＰ２から電極Ｅ２の一部が露出される。

次に、図１２に示されるように、半導体基板１Ｗの裏面側の主面全体に、裏面電極ＢＥを形成する。裏面電極ＢＥは、例えばＰＶＤ法などにより形成することができる。裏面電極ＢＥは、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ１，Ｐ５に接している。

その後、図１３に示されるように、半導体基板１Ｗを切断して各チップ領域ＣＰＲに分離する。個片化された個々のチップ領域ＣＰＲが、本実施の形態の半導体装置（半導体チップ）ＣＰ１となる。このため、上記半導体基板１の切断前が上記半導体基板１Ｗであり、上記半導体基板１Ｗの個片化されたものが上記半導体基板１に対応する。

＜トライアックの説明＞
図１４は、本実施の形態の半導体装置ＣＰ１に形成されているトライアックの説明図であり、上記図２と同じ断面が示されている。

本実施の形態の半導体装置ＣＰ１は、トライアックが形成された半導体装置、すなわち、双方向サイリスタが形成された半導体装置である。具体的には、電極Ｅ１と裏面電極ＢＥとの間に、サイリスタＴＹ１とサイリスタＴＹ２とが形成されている。なお、図１４では、サイリスタＴＹ１，ＴＹ２に流れ得る電流を矢印で模式的に示してある。半導体装置ＣＰ１は、電極Ｅ１と裏面電極ＢＥとの間にサイリスタＴＹ１とサイリスタＴＹ２とが並列に接続された回路構成を有しているが、サイリスタＴＹ１とサイリスタＴＹ２とは、電極Ｅ１と裏面電極ＢＥとの間に流れる電流の向きが反対である。

サイリスタＴＹ１は、裏面電極ＢＥと電極Ｅ１との間に、ｐ型半導体領域Ｐ５，Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２，Ｐ４およびｎ型半導体領域Ｎ２によって形成されている。すなわち、サイリスタＴＹ１は、裏面電極ＢＥと電極Ｅ１との間に、裏面電極ＢＥ側から順に、ｐ型半導体領域（ここではｐ型半導体領域Ｐ５，Ｐ３）、ｎ型半導体領域（ここではｎ型基板領域Ｎ１）、ｐ型半導体領域（ここではｐ型半導体領域Ｐ２，Ｐ４）およびｎ型半導体領域（ここではｎ型半導体領域Ｎ２）が直列に接続されることで形成されている。

サイリスタＴＹ２は、電極Ｅ１と裏面電極ＢＥとの間に、ｐ型半導体領域Ｐ４，Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３，Ｐ５およびｎ型半導体領域Ｎ４によって形成されている。すなわち、サイリスタＴＹ２は、電極Ｅ１と裏面電極ＢＥとの間に、電極Ｅ１側から順に、ｐ型半導体領域（ここではｐ型半導体領域Ｐ４，Ｐ２）、ｎ型半導体領域（ここではｎ型基板領域Ｎ１）、ｐ型半導体領域（ここではｐ型半導体領域Ｐ３，Ｐ５）およびｎ型半導体領域（ここではｎ型半導体領域Ｎ４）が直列に接続されることで形成されている。

サイリスタＴＹ１においては、裏面電極ＢＥ側がアノード側となり、電極Ｅ１側がカソード側となっており、一方、サイリスタＴＹ２においては、電極Ｅ１側がアノード側となり、裏面電極ＢＥ側がカソード側となっている。電極Ｅ２は、ゲート端子（サイリスタＴＹ１，ＴＹ２のゲート端子）として機能することができる。サイリスタＴＹ１は、裏面電極ＢＥから電極Ｅ１に、ｐ型半導体領域Ｐ５、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２、ｐ型半導体領域Ｐ４およびｎ型半導体領域Ｎ２を経由して電流が流れるサイリスタとみなすこともできる。サイリスタＴＹ２は、電極Ｅ１から裏面電極ＢＥに、ｐ型半導体領域Ｐ４、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３、ｐ型半導体領域Ｐ５およびｎ型半導体領域Ｎ４を経由して電流が流れるサイリスタとみなすこともできる。

サイリスタＴＹ１をオン状態（導通状態、ターンオン状態）にするには、電極Ｅ１よりも裏面電極ＢＥを高電位とした状態（例えば裏面電極ＢＥに正電位を、電極Ｅ１に負電位をそれぞれ印加した状態）で、ゲート端子である電極Ｅ２に、電極Ｅ１よりも高電位のオン電圧（例えば正電位）を印加する。電極Ｅ２の電位は、ｐ型半導体領域Ｐ４に印加される。これにより、まず、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ４，Ｐ２とｎ型基板領域Ｎ１とで形成されるトランジスタがオンし、それから、ｐ型半導体領域Ｐ４，Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３，Ｐ５とで形成されるトランジスタがオンすることで、サイリスタＴＹ１がターンオンする。サイリスタＴＹ１がターンオンすることにより、裏面電極ＢＥ（ここではアノード）と電極Ｅ１（ここではカソード）との間が導通（ターンオン）し、裏面電極ＢＥ（ここではアノード）から電極Ｅ１（ここではカソード）に、ｐ型半導体領域Ｐ５、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２、ｐ型半導体領域Ｐ４およびｎ型半導体領域Ｎ２を経由して電流が流れる。すなわち、図１４において、符号ＴＹ１を付した矢印の向きに電流が流れる。

サイリスタＴＹ１が一旦オン状態になると、電極Ｅ２（ゲート端子）へのオン電圧（正電位）の印加を停止しても、サイリスタＴＹ１のオン状態は維持され、裏面電極ＢＥから電極Ｅ１への電流通過（図１４において符号ＴＹ１を付した電流の通過）は継続される。サイリスタＴＹ１の導通を停止（ターンオフ）するためには、裏面電極ＢＥと電極Ｅ１との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ１が一旦オン状態となると、裏面電極ＢＥと電極Ｅ１との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ１のオン状態が継続されるが、裏面電極ＢＥと電極Ｅ１との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ１の導通は停止（ターンオフ）する。

サイリスタＴＹ２をオン状態（導通状態、ターンオン状態）にするには、裏面電極ＢＥよりも電極Ｅ１を高電位とした状態（例えば裏面電極ＢＥに負電位を、電極Ｅ１に正電位をそれぞれ印加した状態）で、ゲート端子である電極Ｅ２に、電極Ｅ１よりも低電位のオン電圧（例えば負電位）を印加する。電極Ｅ２の電位は、ｎ型半導体領域Ｎ３に印加される。これにより、まず、ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ４，Ｐ２とｎ型基板領域Ｎ１とで形成されるトランジスタがオンし、それから、ｐ型半導体領域Ｐ４，Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３，Ｐ５とで形成されるトランジスタがオンし、それから、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３，Ｐ５とｎ型半導体領域Ｎ４とで形成されるトランジスタがオンすることで、サイリスタＴＹ２がターンオンする。サイリスタＴＹ２がターンオンすることにより、電極Ｅ１（ここではアノード）と裏面電極ＢＥ（ここではカソード）との間が導通（ターンオン）し、電極Ｅ１（ここではアノード）から裏面電極ＢＥ（ここではカソード）に、ｐ型半導体領域Ｐ４、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３、ｐ型半導体領域Ｐ５、およびｎ型半導体領域Ｎ４を経由して電流が流れる。すなわち、図１４において、符号ＴＹ２を付した矢印の向きに電流が流れる。

サイリスタＴＹ２が一旦オン状態になると、電極Ｅ２（ゲート端子）へのオン電圧（負電位）の印加を停止しても、サイリスタＴＹ２のオン状態は維持され、電極Ｅ１から裏面電極ＢＥへの電流通過（図１４において符号ＴＹ２を付した電流の通過）は継続される。サイリスタＴＹ２の導通を停止（ターンオフ）するためには、電極Ｅ１と裏面電極ＢＥとの間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ２が一旦オン状態となると、電極Ｅ１と裏面電極ＢＥとの間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ２のオン状態が継続されるが、電極Ｅ１と裏面電極ＢＥとの間を通過する電流が所定の電流値以下になると、サイリスタＴＹ２の導通は停止（ターンオフ）する。

図１５は、トライアックの使用例を示す回路図である。

トライアックは、交流を制御する素子として用いることができ、例えば、図１５に示されるように、交流電源ＡＣＰに負荷ＬＤとトライアックとを直列に接続して使用することができる。図１５の場合は、トライアックの２つの主端子（電極Ｅ１および裏面電極ＢＥに相当するもの）のうちの一方が、負荷ＬＤを介して交流電源ＡＣＰの一方の端子に接続され、他方が、交流電源ＡＣＰの他方の端子に接続されている。

図１６は、電圧・電流波形とトライアックに印加するゲート信号とを示す説明図である。図１６において点線で示された交流電圧は、交流電源ＡＣＰの交流電圧の波形にほぼ対応するものであり、図１６において点線で示される交流電流は、図１５の回路において、トライアックが無い場合に流れ得る交流電流（仮想的な交流電流）の波形を示しており、これら交流電圧の波形と交流電流の波形とは、負荷ＬＤなどに起因して位相差を有している。また、図１６において実線で示される電圧ｖは、トライアックに印加されている電圧に対応するものであり、図１６においてハッチングを付して示された波形は、トライアックを通過した電流ｉに対応するものである。図１６に示されるゲート信号は、トライアック（半導体装置ＣＰ１）のゲート端子（ここでは電極Ｅ２）に印加される電圧信号に対応するものである。

図１６において、ゲート信号ＧＳ１をトライアックのゲート端子（電極Ｅ２に相当するもの）に印加すると、トライアック（上記サイリスタＴＹ１，ＴＹ２に相当する２つのサイリスタのうちの一方）がターンオンして、図１６に示される電流ｉ１が流れる。一旦電流ｉ１が流れると、ゲート信号ＧＳ１がオフされても、電流ｉ１は流れ続けるが、電流ｉ１がゼロ近くになった段階でトライアックはターンオフする。その後は、次のゲート信号ＧＳ２がトライアックのゲート端子（電極Ｅ２に相当するもの）に印加されるまで、トライアックは非導通の状態を維持し、電流は流れない。そして、次のゲート信号ＧＳ２が印加されると、半導体装置ＣＰ１に形成されているトライアック（上記サイリスタＴＹ１，ＴＹ２に相当する２つのサイリスタのうちの他方）がターンオンして図１６に示される電流ｉ２（この電流ｉ２の流れる向きは電流ｉ１が流れる向きと反対である）が流れる。一旦電流ｉ２が流れると、ゲート信号ＧＳ２がオフされても、電流ｉ２は流れ続け、電流ｉ２がゼロ近くになった段階でトライアックはターンオフし、その後は、次のゲート信号ＧＳ３が印加されるまで、トライアックは非導通の状態（オフ状態）を維持し、電流は流れない。この動作が繰り返されることで、交流制御される。このように、トライアックは、交流を制御する素子として用いることができ、プラスからマイナス方向に流れる電流を反対方向（マイナスからプラス）に変えて使用する。このことを転流という。

しかしながら、図１６においては、転流失敗が発生している。図１６において、「転流失敗」として示された箇所では、ゲート信号の印加無しにトライアックがオン状態に移行（ターンオン）しており、これは転流失敗を意味している。転流失敗は、ゲート信号を入力しないのにトライアックが意図せずしてターンオンしてしまう現象に対応している。この転流失敗は、電流変化率（電流の時間微分値）である（ｄｉ／ｄｔ）ｃや電圧変化率（電圧の時間微分値）である（ｄｖ／ｄｔ）ｃがある値以上になると発生してしまう現象である。この転流失敗を防ぐためには、図１７に示される回路図のように、ＣＲアブソーバを接続することで、トライアックに加わる電圧の変化率（電圧の時間微分値）である（ｄｖ／ｄｔ）ｃを制御することが有効である。ここで、図１７は、トライアックの他の使用例を示す回路図である。

ＣＲアブソーバは、直列に接続された抵抗とコンデンサとで形成され、トライアックと並列に接続される。しかしながら、ＣＲアブソーバは、抵抗やコンデンサなどで形成されるため、ＣＲアブソーバを使用する分、製造コストの増大や、電子装置の大型化を招いてしまう。このため、トライアック自身を工夫することで、転流失敗を生じ難くすることが望まれる。また、トライアックには大電流が流れ、また印加される電圧も高いことから、半導体装置（半導体基板）に形成されたトライアック自身を工夫することで、トライアックの高耐圧化を図ることも望まれる。

＜主要な特徴＞
そこで、本実施の形態では、次のような工夫を行っている。以下では、比較例の半導体装置ＣＰ１０１，ＣＰ２０１，ＣＰ３０１を参照しながら、本実施の形態の半導体装置ＣＰ１の主要な特徴について説明する。

図１８は、第１の比較例の半導体装置ＣＰ１０１の断面図であり、本実施の形態の上記図２に対応する断面が示されている。

図１８に示される第１の比較例の半導体装置ＣＰ１０１も、トライアックが形成された半導体装置である。

第１の比較例の半導体装置ＣＰ１０１を構成する半導体基板１０１（本実施の形態の半導体基板１に相当するもの）には、ｐ型半導体領域Ｐ１０１、ｐ型半導体領域Ｐ１０２、ｐ型半導体領域Ｐ１０３、ｎ型半導体領域Ｎ１０２、ｎ型半導体領域Ｎ１０３、ｎ型半導体領域Ｎ１０４およびｎ型半導体領域Ｎ１０５が形成されている。半導体基板１０１は、ｎ型の単結晶シリコンなどからなる半導体基板であり、半導体基板１において、ｐ型半導体領域Ｐ１０１，Ｐ１０２，Ｐ１０３およびｎ型半導体領域Ｎ１０２，Ｎ１０３，Ｎ１０４，Ｎ１０５となっていない領域は、これらの半導体領域を形成する前の段階の半導体基板１０１の不純物状態をほぼ維持しているｎ型基板領域（ｎ型半導体領域）Ｎ１０１となっている。

ｐ型半導体領域Ｐ１０２は半導体基板１０１の表面側に形成されている。ｎ型半導体領域Ｎ１０２（本実施の形態におけるｎ型半導体領域Ｎ２に相当するもの）およびｎ型半導体領域Ｎ１０３（本実施の形態におけるｎ型半導体領域Ｎ３に相当するもの）は、半導体基板１０１の表面側に、ｐ型半導体領域Ｐ１０２に内包されるようにかつ互いに離間して形成されている。ｐ型半導体領域Ｐ１０３は、半導体基板１０１の裏面側に形成されている。ｎ型半導体領域Ｎ１０４（本実施の形態におけるｎ型半導体領域Ｎ４に相当するもの）は、半導体基板１０１の裏面側に、ｐ型半導体領域Ｐ１０３に内包されるように形成されている。ｐ型半導体領域Ｐ１０１（本実施の形態におけるｐ型半導体領域Ｐ１に相当するもの）は、半導体基板１０１の外周領域に形成されている。ｎ型基板領域Ｎ１０１（本実施の形態におけるｎ型基板領域Ｎ１に相当するもの）は、ｐ型半導体領域Ｐ１０２とｐ型半導体領域Ｐ１０３との間に介在している。ｎ型半導体領域Ｎ１０５（本実施の形態におけるｎ型半導体領域Ｎ５に相当するもの）は、半導体基板１０１の表面側に、ｐ型半導体領域Ｐ１０１とｐ型半導体領域Ｐ１０２との間に形成されており、ｎ型基板領域Ｎ１０１よりも高不純物濃度とされている。電極Ｅ１０１（本実施の形態における電極Ｅ１に相当するもの）は、半導体基板１０１の表面上に、ｎ型半導体領域Ｎ１０２およびｐ型半導体領域Ｐ１０２に接して電気的に接続されるように形成されている。電極Ｅ１０２（本実施の形態における電極Ｅ２に相当するもの）は、半導体基板１０１の表面上に、ｎ型半導体領域Ｎ１０３およびｐ型半導体領域Ｐ１０２に接して電気的に接続されるように形成されている。電極Ｅ１０３（本実施の形態における電極Ｅ３に相当するもの）は、半導体基板１０１の表面上に、ｎ型半導体領域Ｎ１０５に接して電気的に接続されるように形成されている。裏面電極ＢＥ１０１（本実施の形態における裏面電極ＢＥに相当するもの）は、半導体基板１０１の裏面上に、ｎ型半導体領域Ｎ１０４およびｐ型半導体領域Ｐ１０１，Ｐ１０３に接して電気的に接続されるように形成されている。半導体基板１０１の表面上には、絶縁膜ＩＬ，ＰＶも形成されている。

このような第１の比較例の半導体装置ＣＰ１０１では、サイリスタＴＹ１０１，ＴＹ１０２が形成されている。ここで、サイリスタＴＹ１０１は、裏面電極ＢＥ１０１から電極Ｅ１０１にｐ型半導体領域Ｐ１０３、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０２およびｎ型半導体領域Ｎ１０２を経て電流が流れ、サイリスタＴＹ１０２は、電極Ｅ１０１から裏面電極ＢＥにｐ型半導体領域Ｐ１０２、ｎ型基板領域Ｎ１０１、ｐ型半導体領域Ｐ１０３およびｎ型半導体領域Ｎ１０４を経て電流が流れる。電極Ｅ１０２はゲート端子として機能することができる。

このような構成の第１の比較例の半導体装置ＣＰ１０１では、次のような課題が生じることが、本発明者による検討により分かった。

トライアックの耐圧は、主としてＰＮ接合の接合面で決まるため、その接合面での電界集中を緩和することが、耐圧を高める上で重要である。図１８に示される第１の比較例の半導体装置ＣＰ１０１に形成されたトライアックの耐圧は、主として、ｎ型基板領域Ｎ１０１とｐ型半導体領域Ｐ１０２との間のＰＮ接合と、ｎ型基板領域Ｎ１０１とｐ型半導体領域Ｐ１０３との間のＰＮ接合とで決定される。ｎ型基板領域Ｎ１０１とｐ型半導体領域Ｐ１０２との間のＰＮ接合を考えると、この接合面の耐圧を高めるためには、ｐ型半導体領域Ｐ１０２の不純物濃度を低くして、ｎ型基板領域Ｎ１０１とｐ型半導体領域Ｐ１０２との間のＰＮ接合面近傍での電界集中を緩和させることが有効である。しかしながら、第１の比較例の半導体装置ＣＰ１０１においてｐ型半導体領域Ｐ１０２全体の不純物濃度を低くした場合には、トライアックの転流失敗が生じやすくなる。

すなわち、サイリスタＴＹ１０１をオフ状態からターンオンするときには、ゲート端子（ここでは電極Ｅ１０２）に正電位のゲート信号を入力することで、ｐ型半導体領域Ｐ１０２の電位がｎ型半導体領域Ｎ１０２の電位よりも高電位となったことで、ｎ型半導体領域Ｎ１０２からｐ型半導体領域Ｐ１０２に電子が注入される。つまり、ゲート信号を入力することでサイリスタＴＹ１０１をターンオンする際には、ゲート電圧（ゲート端子への入力電圧）によってｎ型半導体領域Ｎ１０２からｐ型半導体領域Ｐ１０２に電子を十分に注入することができるため、ｐ型半導体領域Ｐ１０２の不純物濃度の大小にはあまり影響されることなく、確実にサイリスタＴＹ１０１をターンオンすることができる。しかしながら、転流失敗は、ゲート電圧を印加せずとも、ｎ型半導体領域Ｎ１０２からｐ型半導体領域Ｐ１０２に電子が注入されることで、サイリスタＴＹ１０１が意図せずにターンオンしてしまうことで発生するが、これを防止するには、ｐ型半導体領域Ｐ１０２の不純物濃度を高くすることが有効である。ゲート電圧を印加しないのに、ｎ型半導体領域Ｎ１０２からｐ型半導体領域Ｐ１０２に電子が若干量注入される現象が生じたとしても、ｐ型半導体領域Ｐ１０２の不純物濃度を高くしておけば、ｐ型半導体領域Ｐ１０２に注入された電子を、ｐ型半導体領域Ｐ１０２のホールと結合させて消滅させることができるため、サイリスタＴＹ１０１が意図せずにターンオンしてしまうことを防ぐことができる。このため、転流失敗を抑制するには、ｐ型半導体領域Ｐ１０２の不純物濃度を高めることが有効である。

従って、第１の比較例の半導体装置ＣＰ１０１では、ｐ型半導体領域Ｐ１０２の不純物濃度を低くした場合には、耐圧は向上するが、転流失敗が生じやすくなり、一方、ｐ型半導体領域Ｐ１０２の不純物濃度を高くした場合には、転流失敗は生じにくくなるが、耐圧が低下してしまう。同様のことは、ｐ型半導体領域Ｐ１０３についても言うことができ、ｐ型半導体領域Ｐ１０３の不純物濃度を低くした場合には、耐圧は向上するが、転流失敗（サイリスタＴＹ１０２が意図せずにターンオンしてしまうこと）が生じやすくなり、一方、ｐ型半導体領域Ｐ１０３の不純物濃度を高くした場合には、転流失敗（サイリスタＴＹ１０２が意図せずにターンオンしてしまうこと）は生じにくくなるが、耐圧が低下してしまう。このため、第１の比較例の半導体装置ＣＰ１０１では、耐圧の向上と転流失敗の抑制とを両立させることは難しい。

それに対して、本実施の形態の半導体装置ＣＰ１では、半導体基板１の表面側にｐ型半導体領域Ｐ４，Ｐ２を設けており、ｐ型半導体領域Ｐ２を低不純物濃度とし、ｐ型半導体領域Ｐ４を高不純物濃度（ｐ型半導体領域Ｐ２よりも高不純物濃度）としている。また、半導体基板１の裏面側にｐ型半導体領域Ｐ５，Ｐ３を設けており、ｐ型半導体領域Ｐ３を低不純物濃度とし、ｐ型半導体領域Ｐ５を高不純物濃度（ｐ型半導体領域Ｐ３よりも高不純物濃度）としている。ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３は、半導体基板１の表面側に、高不純物濃度のｐ型半導体領域Ｐ４に内包されるようにかつ互いに離間して形成されている。また、ｎ型半導体領域Ｎ４は、半導体基板１の裏面側に、高不純物濃度のｐ型半導体領域Ｐ５に内包されるように形成されている。

本実施の形態の半導体装置ＣＰ１では、サイリスタＴＹ１，ＴＹ２において耐圧を決めるＰＮ接合を形成しているのは、ｎ型基板領域Ｎ１と低不純物濃度のｐ型半導体領域Ｐ２とのＰＮ接合面と、ｎ型基板領域Ｎ１と低不純物濃度のｐ型半導体領域Ｐ３との間のＰＮ接合面である。ｎ型基板領域Ｎ１と高不純物濃度のｐ型半導体領域Ｐ４との間には、低不純物濃度のｐ型半導体領域Ｐ２が介在し、また、ｎ型基板領域Ｎ１と高不純物濃度のｐ型半導体領域Ｐ５との間には、低不純物濃度のｐ型半導体領域Ｐ３が介在しているため、高不純物濃度のｐ型半導体領域Ｐ４，Ｐ５は、ｎ型基板領域Ｎ１との間にＰＮ接合を形成していない。

このように、本実施の形態の半導体装置ＣＰ１では、トライアックの耐圧を決定するＰＮ接合面をｎ型基板領域Ｎ１との間に形成するｐ型半導体領域を、低不純物濃度のｐ型半導体領域Ｐ２，Ｐ３で構成したことにより、そのＰＮ接合面（ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ２とのＰＮ接合面およびｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とのＰＮ接合面）近傍での電界集中を緩和することができる。これにより、半導体装置ＣＰ１（に形成されたトライアック）の耐圧を向上させることができる。

そして、本実施の形態の半導体装置ＣＰ１では、ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３は、高不純物濃度のｐ型半導体領域Ｐ４に内包されるように形成されており、ｎ型半導体領域Ｎ２，Ｎ３と低不純物濃度のｐ型半導体領域Ｐ２との間には、高不純物濃度のｐ型半導体領域Ｐ４が介在している。また、ｎ型半導体領域Ｎ４は、高不純物濃度のｐ型半導体領域Ｐ５に内包されるように形成されており、ｎ型半導体領域Ｎ４と低不純物濃度のｐ型半導体領域Ｐ３との間には、高不純物濃度のｐ型半導体領域Ｐ５が介在している。このため、半導体装置ＣＰ１に形成しているトライアックの転流失敗の発生を抑制または防止することができる。

すなわち、転流失敗（サイリスタＴＹ１の意図しないターンオン）は、ゲート電圧（電極Ｅ１への入力電圧）を印加せずとも、ｎ型半導体領域Ｎ２からｐ型半導体領域Ｐ４に電子が注入されることに起因して、サイリスタＴＹ１が意図せずにターンオンしてしまうことで発生する。それに対して、本実施の形態では、ｐ型半導体領域Ｐ４の不純物濃度を高くしたことで、ｐ型半導体領域Ｐ４のホール量を多くすることができるため、ゲート電圧を印加しないのにｎ型半導体領域Ｎ２からｐ型半導体領域Ｐ４に電子が若干量注入される現象が生じたとしても、ｐ型半導体領域Ｐ４に注入された電子を、ｐ型半導体領域Ｐ４のホールと結合させて消滅させることができる。このため、サイリスタＴＹ１がゲート電圧の印加なしに意図せずにターンオンしてしまうことを抑制または防止することができる。従って、半導体装置ＣＰ１に形成されているトライアックの転流失敗を抑制または防止することができる。

また、転流失敗（サイリスタＴＹ２の意図しないターンオン）は、ゲート電圧（電極Ｅ１への入力電圧）を印加せずとも、ｎ型半導体領域Ｎ４からｐ型半導体領域Ｐ５に電子が注入されることに起因して、サイリスタＴＹ２が意図せずにターンオンしてしまうことで発生する。それに対して、本実施の形態では、ｐ型半導体領域Ｐ５の不純物濃度を高くしたことで、ｐ型半導体領域Ｐ５のホール量を多くすることができるため、ゲート電圧を印加しないのにｎ型半導体領域Ｎ４からｐ型半導体領域Ｐ５に電子が若干量注入される現象が生じたとしても、ｐ型半導体領域Ｐ５に注入された電子を、ｐ型半導体領域Ｐ５のホールと結合させて消滅させることができる。このため、サイリスタＴＹ２がゲート電圧の印加なしに意図せずにターンオンしてしまうことを抑制または防止することができる。従って、半導体装置ＣＰ１に形成されているトライアックの転流失敗を抑制または防止することができる。

つまり、ゲート電圧の印加時以外にｎ型半導体領域Ｎ２からｐ型半導体領域Ｐ４に注入された電子がｐ型半導体領域Ｐ４のホールで消滅できるように、ｐ型半導体領域Ｐ４を高不純物濃度としておくことで、サイリスタＴＹ１が意図せずにターンオンしてしまうことを抑制または防止して、トライアック（半導体装置ＣＰ１）の転流失敗を抑制または防止することができる。また、ゲート電圧の印加時以外にｎ型半導体領域Ｎ４からｐ型半導体領域Ｐ５に注入された電子がｐ型半導体領域Ｐ５のホールで消滅できるように、ｐ型半導体領域Ｐ５を高不純物濃度としておくことで、サイリスタＴＹ２が意図せずにターンオンしてしまうことを抑制または防止して、トライアック（半導体装置ＣＰ１）の転流失敗を抑制または防止することができる。すなわち、高不純物濃度のｐ型半導体領域Ｐ４，Ｐ５を設けたことで、転流時のキャリアによる電圧変動を抑制することができ、転流失敗が生じ得る限界の電流変化率（ｄｉ／ｄｔ）ｃを大きくすることができる。

また、サイリスタＴＹ１を意図してターンオンするときには、ゲート電圧を印加することで、ｎ型半導体領域Ｎ２からｐ型半導体領域Ｐ４に電子を十分に注入することができるため、ｐ型半導体領域Ｐ４の不純物濃度が高くても、それに影響されることなく、確実にサイリスタＴＹ１をターンオンすることができる。同様に、サイリスタＴＹ２を意図してターンオンするときには、ゲート電圧を印加することで、ｎ型半導体領域Ｎ４からｐ型半導体領域Ｐ５に電子を十分に注入することができるため、ｐ型半導体領域Ｐ５の不純物濃度が高くても、それに影響されることなく、確実にサイリスタＴＹ２をターンオンすることができる。

このように、本実施の形態の半導体装置ＣＰ１では、耐圧を向上でき、また、転流失敗を抑制または防止することができる。すなわち、半導体装置ＣＰ１（に形成されたトライアック）の耐圧の向上と転流失敗の抑制（防止）とを両立させることができる。従って、半導体装置の性能を向上させることができる。

また、本実施の形態では、半導体装置ＣＰ１（トライアック）自身を工夫することで、転流失敗を生じ難くしているため、上記ＣＲアブソーバなどを使用しなくとも転流失敗を抑制または防止することができる。このため、半導体装置ＣＰ１（トライアック）を用いた電子装置の低コスト化や小型化を図ることが可能となる。

本実施の形態を別の観点から見ると、ｎ型半導体領域Ｎ２，Ｎ３とｎ型基板領域Ｎ１との間に位置するｐ型半導体領域（Ｐ２，Ｐ４を合わせた領域）について、ｎ型半導体領域Ｎ２，Ｎ３に隣接する領域を高不純物濃度とし、ｎ型基板領域Ｎ１に隣接する領域を低不純物濃度とすることができるように、このｐ型半導体領域をｐ型半導体領域Ｐ４とｐ型半導体領域Ｐ２とに作り分けている。ｐ型半導体領域Ｐ４をｐ型半導体領域Ｐ２よりも高不純物濃度とすることで、ｎ型半導体領域Ｎ２，Ｎ３とｎ型基板領域Ｎ１との間に位置するｐ型半導体領域のうち、ｎ型半導体領域Ｎ２，Ｎ３に隣接する領域を高不純物濃度とし、ｎ型基板領域Ｎ１に隣接する領域を低不純物濃度とすることができ、耐圧向上と転流失敗の抑制（防止）とを図ることができる。また、ｎ型半導体領域Ｎ４とｎ型基板領域Ｎ１との間に位置するｐ型半導体領域（Ｐ３，Ｐ５を合わせた領域）について、ｎ型半導体領域Ｎ４に隣接する領域を高不純物濃度とし、ｎ型基板領域Ｎ１に隣接する領域を低不純物濃度とすることができるように、このｐ型半導体領域をｐ型半導体領域Ｐ５とｐ型半導体領域Ｐ３とに作り分けている。ｐ型半導体領域Ｐ５をｐ型半導体領域Ｐ３よりも高不純物濃度とすることで、ｎ型半導体領域Ｎ４とｎ型基板領域Ｎ１との間に位置するｐ型半導体領域のうち、ｎ型半導体領域Ｎ４に隣接する領域を高不純物濃度とし、ｎ型基板領域Ｎ１に隣接する領域を低不純物濃度とすることができ、耐圧向上と転流失敗の抑制（防止）とを図ることができる。

また、ｎ型半導体領域Ｎ２，Ｎ３とｎ型基板領域Ｎ１との間に位置するｐ型半導体領域（Ｐ２，Ｐ４を合わせた領域）を、高不純物濃度のｐ型半導体領域Ｐ４と低不純物濃度のｐ型半導体領域Ｐ２とで構成したことで、次のような利点もある。すなわち、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ２とのＰＮ接合面からｐ型半導体領域Ｐ２側に伸びる空乏層を高不純物濃度のｐ型半導体領域Ｐ４で抑えることができるため、ｐ型半導体領域Ｐ４がパンチスルーストッパとして機能し、ｎ型半導体領域Ｎ２へのパンチスルーによる意図しないターンオンを防止することができる。

また、ｎ型半導体領域Ｎ４とｎ型基板領域Ｎ１との間に位置するｐ型半導体領域（Ｐ３，Ｐ５を合わせた領域）を、高不純物濃度のｐ型半導体領域Ｐ５と低不純物濃度のｐ型半導体領域Ｐ３とで構成したことで、次のような利点もある。すなわち、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とのＰＮ接合面からｐ型半導体領域Ｐ３側に伸びる空乏層を高不純物濃度のｐ型半導体領域Ｐ５で抑えることができるため、ｐ型半導体領域Ｐ５がパンチスルーストッパとして機能し、ｎ型半導体領域Ｎ４へのパンチスルーによる意図しないターンオンを防止することができる。

また、電極Ｅ１が接するｐ型半導体領域を、高不純物濃度のｐ型半導体領域Ｐ４としたことで、電極Ｅ１のコンタクト抵抗を低減することができる。また、裏面電極ＢＥが接するｐ型半導体領域を、高不純物濃度のｐ型半導体領域Ｐ５としたことで、裏面電極ＢＥのコンタクト抵抗を低減することができる。

また、上記第１の比較例の半導体装置ＣＰ１０１において、トライアックの耐圧向上には、ｎ型基板領域Ｎ１の不純物濃度を少なく（すなわち比抵抗を高く）して半導体基板１の厚みを厚くするとともにｐ型半導体領域Ｐ１０２，Ｐ１０３の深さを深くすることも有効である。しかしながら、この場合、半導体基板１０１の厚みが厚くなることから、半導体装置ＣＰ１０１の厚みが厚くなって半導体装置ＣＰ１の大型化（膜厚増大）を招いてしまう。また、半導体基板１０１の厚みの増大は、上記ｐ型半導体領域Ｐ１０１を形成しづらくなることに繋がるため、プロセス制御が難しくなってしまう。

それに対して、本実施の形態の半導体装置ＣＰ１では、転流失敗の抑制はｐ型半導体領域Ｐ４，Ｐ５で制御できるため、ｐ型半導体領域Ｐ２，Ｐ３の不純物濃度を低くすることで耐圧向上を図ることが可能となるので、同じ耐圧であれば、上記第１の比較例の半導体装置ＣＰ１０１よりもｎ型基板領域（Ｎ１，Ｎ１０１）の不純物濃度を高く（比抵抗を低く）することができ、また、半導体基板（１，１０１）の厚みを薄くすることができる。このため、本実施の形態では、半導体装置ＣＰ１の厚みを薄くすることができ、半導体装置ＣＰ１の薄型化を図ることができる。また、半導体基板１の厚みを薄くできることは、上記ｐ型半導体領域Ｐ１を形成しやすくなることに繋がり、プロセス制御が容易となる。また、ｎ型基板領域Ｎ１の比抵抗を低くして、トライアックの特性向上を図ることができる。また、ｎ型基板領域Ｎ１の不純物濃度を高めることは、ｎ型基板領域Ｎ１で少数キャリアを消滅しやすくするため、この点でも、転流失敗を抑制する効果を得ることができる。

また、トライアックの耐圧向上には、図１９に示される第２の比較例の半導体装置ＣＰ２０１のように、半導体基板１０１の表面側に、ｐ型半導体領域Ｐ１０２とｎ型半導体領域Ｎ１０５との間に、ｐ型半導体領域Ｐ１０２を囲むようなリング状（平面形状がリング状）のｐ型半導体領域Ｐ２０１を形成することも有効である。ここで、図１９は、第２の比較例の半導体装置ＣＰ２０１の断面図であり、本実施の形態の上記図２や第１の比較例の上記図１８に対応する断面が示されている。図１９に示される第２の比較例の半導体装置ＣＰ２０１においては、ｐ型半導体領域Ｐ１０２とｎ型半導体領域Ｎ１０５との間に、ｐ型半導体領域Ｐ１０２を囲むようなリング状（平面形状がリング状）のｐ型半導体領域Ｐ２０１ａ，Ｐ２０１ｂが形成され、リング状のｐ型半導体領域Ｐ２０１ａはリング状のｐ型半導体領域Ｐ２０１ｂよりも内側（ｐ型半導体領域Ｐ１０２に近い側）に設けられている。

しかしながら、図１９に示される第２の比較例の半導体装置ＣＰ２０１のように、リング状のｐ型半導体領域Ｐ２０１を形成して耐圧を向上させた場合には、リング状のｐ型半導体領域Ｐ２０１を形成する分、半導体基板１０１の主面方向の寸法が大きくなり、半導体装置ＣＰ２０１の平面積の増大を招いてしまう。

それに対して、本実施の形態の半導体装置ＣＰ１では、ｐ型半導体領域Ｐ２の不純物濃度を低くすることで耐圧向上を図ることができるため、上記リング状のｐ型半導体領域Ｐ２０１に相当するものを形成しなくとも、高耐圧化することができる。このため、半導体基板１の主面方向の寸法を抑制でき、半導体装置ＣＰ１の小面積化に有利となる。

図２０は、第３の比較例の半導体装置ＣＰ３０１の断面図であり、本実施の形態の上記図２や第１の比較例の上記図１８に対応する断面が示されている。

図２０に示される第３の比較例の半導体装置ＣＰ３０１も、トライアックが形成された半導体装置である。

図２０に示される第３の比較例の半導体装置ＣＰ３０１は、ｐ型半導体領域Ｐ１０４，Ｐ１０５を設けた点が、上記図１８に示される第１の比較例の半導体装置ＣＰ１０１と相違している。第３の比較例の半導体装置ＣＰ３０１において、ｐ型半導体領域Ｐ１０４は、ｐ型半導体領域Ｐ１０２よりも高不純物濃度であり、ｐ型半導体領域Ｐ１０５は、ｐ型半導体領域Ｐ１０３よりも高不純物濃度である。このｐ型半導体領域Ｐ１０４は、半導体基板１０１の表面側において、ｐ型半導体領域Ｐ１０２の表層部分に形成されているが、ｎ型半導体領域Ｎ１０２，Ｎ１０３はｐ型半導体領域Ｐ１０４に内包されておらず、ｎ型半導体領域Ｎ１０２，Ｎ１０３の底部（底面）は、ｐ型半導体領域Ｐ１０４ではなくｐ型半導体領域Ｐ１０２に接している。また、ｐ型半導体領域Ｐ１０５は、半導体基板１０１の裏面側において、ｐ型半導体領域Ｐ１０３の表層部分に形成されているが、ｎ型半導体領域Ｎ１０４はｐ型半導体領域Ｐ１０５に内包されておらず、ｎ型半導体領域Ｎ４の底部（底面）は、ｐ型半導体領域Ｐ１０５ではなくｐ型半導体領域Ｐ１０３に接している。

このような構成の第３の比較例の半導体装置ＣＰ３０１においては、本実施の形態の半導体装置ＣＰ１とは異なり、耐圧向上と転流失敗の抑制（防止）との両立を図ることはできない。

すなわち、第３の比較例の半導体装置ＣＰ３０１でも、第１の比較例の半導体装置ＣＰ１０１と同様に、ｐ型半導体領域Ｐ１０２，Ｐ１０３の不純物濃度を低くした場合には、耐圧は向上するが、転流失敗が生じやすくなってしまう。これは、第３の比較例の半導体装置ＣＰ３０１では、ｎ型半導体領域Ｎ１０２，Ｎ１０３がｐ型半導体領域Ｐ１０４に内包されておらず、ｎ型半導体領域Ｎ１０２，Ｎ１０３の底部（底面）が、高不純物濃度のｐ型半導体領域Ｐ１０４ではなくｐ型半導体領域Ｐ１０２に接するためである。また、ｎ型半導体領域Ｎ１０４がｐ型半導体領域Ｐ１０５に内包されておらず、ｎ型半導体領域Ｎ１０４の底部（底面）が、高不純物濃度のｐ型半導体領域Ｐ１０５ではなくｐ型半導体領域Ｐ１０３に接しているためである。第３の比較例の半導体装置ＣＰ３０１の場合、転流失敗は、ゲート電圧の印加時以外にｎ型半導体領域Ｎ１０２，Ｎ１０４からｐ型半導体領域Ｐ１０２，Ｐ１０３に注入された電子に起因して生じる。このため、たとえｐ型半導体領域Ｐ１０４，Ｐ１０５を高不純物濃度としても、それはｎ型半導体領域Ｎ１０２，Ｎ１０４からｐ型半導体領域Ｐ１０２，Ｐ１０３に注入された電子を消滅させることには寄与しないため、転流失敗の抑制効果を得ることはできない。

それに対して、本実施の形態の半導体装置ＣＰ１では、ｎ型半導体領域Ｎ２，Ｎ３はｐ型半導体領域Ｐ４に内包されており、ｎ型半導体領域Ｎ２，Ｎ３の底部（底面）は、低不純物濃度のｐ型半導体領域Ｐ２ではなくｐ型半導体領域Ｐ４に接し、また、ｎ型半導体領域Ｎ４はｐ型半導体領域Ｐ５に内包されており、ｎ型半導体領域Ｎ４の底部（底面）は、低不純物濃度のｐ型半導体領域Ｐ３ではなくｐ型半導体領域Ｐ５に接している。この場合、転流失敗は、ゲート電圧の印加時以外にｎ型半導体領域Ｎ２，Ｎ４からｐ型半導体領域Ｐ３，Ｐ５に注入された電子に起因して生じるが、これは、ｐ型半導体領域Ｐ３，Ｐ５を高不純物濃度としたことで抑制または防止できるため、ｐ型半導体領域Ｐ２，Ｐ４の不純物濃度を低くしたことによる耐圧向上効果と両立することができる。従って、耐圧向上と転流失敗の抑制（防止）との両立を図ることができる。

また、本実施の形態の半導体装置ＣＰ１では、半導体基板１の外周領域には、ｐ型半導体領域Ｐ１を形成することが好ましい。このため、半導体装置ＣＰ１を構成する半導体基板１の側面では、ｎ型基板領域Ｎ１は露出しておらず、ｐ型半導体領域Ｐ１で構成された側面となっている。半導体基板１の外周領域にｐ型半導体領域Ｐ１を形成したことにより、第一主面にＰＮ接合を露出させることで、ダイシング面（半導体基板１の側面）へのｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３との間のＰＮ接合の露出を防ぐという効果を得ることができる。

また、本実施の形態の半導体装置ＣＰ１では、半導体基板１の表面側に、ｐ型半導体領域Ｐ１とｐ型半導体領域Ｐ２との間に（ｐ型半導体領域Ｐ２を囲むように）、ｎ型基板領域Ｎ１よりも高不純物濃度のｎ型半導体領域Ｎ５を形成することが好ましい。更に、ｎ型半導体領域Ｎ５の上部に電極Ｅ３を形成することが、より好ましい。これにより、表面（横）方向への電界の広がりを抑えるという効果を得ることができる。

また、本実施の形態の半導体装置ＣＰ１では、半導体基板１の表面側に、ｐ型半導体領域Ｐ２、ｐ型半導体領域Ｐ４、ｎ型半導体領域Ｎ２、ｎ型半導体領域Ｎ３およびｎ型半導体領域Ｎ５が形成され、半導体基板１の裏面側に、ｐ型半導体領域Ｐ３、ｐ型半導体領域Ｐ５およびｎ型半導体領域Ｎ４が形成され、半導体基板１の外周領域に、ｐ型半導体領域Ｐ１が形成されている。これらの半導体領域（Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｎ２，Ｎ３，Ｎ４，Ｎ５）は、半導体基板１Ｗの表面または裏面から半導体基板１Ｗの内部に不純物を熱拡散すること（すなわち熱拡散処理）を用いて、形成されている。

半導体基板１の表面側に形成したｐ型半導体領域Ｐ２，Ｐ４およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ５は、半導体基板１（１Ｗ）の表面側から半導体基板１（１Ｗ）内に不純物を熱拡散させることにより形成するため、半導体基板１（１Ｗ）の表面からの深さが深い半導体領域ほど、先に形成する必要がある。本実施の形態では、ｎ型半導体領域Ｎ２，Ｎ３はｐ型半導体領域Ｐ４に内包され、ｐ型半導体領域Ｐ４はｐ型半導体領域Ｐ２に内包されるため、半導体基板１（１Ｗ）の表面からの深さは、ｐ型半導体領域Ｐ２がｐ型半導体領域Ｐ４およびｎ型半導体領域Ｎ２，Ｎ３よりも深く、ｐ型半導体領域Ｐ４がｎ型半導体領域Ｎ２，Ｎ３よりも深くなっている。このため、ｐ型半導体領域Ｐ２、ｐ型半導体領域Ｐ４およびｎ型半導体領域Ｎ２，Ｎ３のうち、最初にｐ型半導体領域Ｐ２を形成し（すなわちｐ型半導体領域Ｐ２形成用の熱拡散処理を行い）、その後でｐ型半導体領域Ｐ４を形成し（すなわちｐ型半導体領域Ｐ４形成用の熱拡散処理を行い）、更にその後でｎ型半導体領域Ｎ２，Ｎ３を形成する（すなわちｎ型半導体領域Ｎ２，Ｎ３形成用の熱拡散処理を行う）。これにより、ｐ型半導体領域Ｐ２に内包されるようにｐ型半導体領域Ｐ４を形成でき、また、ｐ型半導体領域Ｐ４に内包されるようにｎ型半導体領域Ｎ２，Ｎ３を形成することができる。

また、ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３とは、別工程（別の熱拡散処理）で形成することもできるが、同工程（同じ熱拡散処理）で形成すれば、半導体装置の製造工程数を低減することができるため、より好ましい。ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３とを同工程（同じ熱拡散処理）で形成した場合には、半導体基板１（１Ｗ）の表面からの深さは、ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３とでほぼ同じとなる。また、ｎ型半導体領域Ｎ５もｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３と同工程（同じ熱拡散処理）で形成すれば、半導体装置の製造工程数を更に低減できるため、更に好ましい。

半導体基板１の裏面側に形成したｐ型半導体領域Ｐ３，Ｐ５およびｎ型半導体領域Ｎ４は、半導体基板１（１Ｗ）の裏面側から半導体基板１（１Ｗ）内に不純物を熱拡散させることにより形成するため、半導体基板１（１Ｗ）の裏面からの深さが深い半導体領域ほど、先に形成する必要がある。本実施の形態では、ｎ型半導体領域Ｎ４はｐ型半導体領域Ｐ５に内包され、ｐ型半導体領域Ｐ３はｐ型半導体領域Ｐ５とｎ型基板領域Ｎ１との間に介在しているため、半導体基板１（１Ｗ）の裏面からの深さは、ｐ型半導体領域Ｐ３がｐ型半導体領域Ｐ５およびｎ型半導体領域Ｎ４よりも深く、ｐ型半導体領域Ｐ５がｎ型半導体領域Ｎ４よりも深くなっている。このため、ｐ型半導体領域Ｐ３，Ｐ５およびｎ型半導体領域Ｎ４のうち、最初にｐ型半導体領域Ｐ３を形成し（すなわちｐ型半導体領域Ｐ３形成用の熱拡散処理を行い）、その後でｐ型半導体領域Ｐ５を形成し（すなわちｐ型半導体領域Ｐ５形成用の熱拡散処理を行い）、更にその後でｎ型半導体領域Ｎ４を形成する（すなわちｎ型半導体領域Ｎ４形成用の熱拡散処理を行う）。これにより、ｐ型半導体領域Ｐ５に内包されるようにｎ型半導体領域Ｎ４を形成でき、また、ｐ型半導体領域Ｐ５とｎ型基板領域Ｎ１との間にｐ型半導体領域Ｐ３を介在させることができる。

また、上記図６に示されるように、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ３とを同工程（同じ熱拡散処理）で形成すれば、半導体装置の製造工程数を低減することができるため、より好ましい。また、上記図７に示されるように、ｐ型半導体領域Ｐ４とｐ型半導体領域Ｐ５とを同工程（同じ熱拡散処理）で形成すれば、半導体装置の製造工程数を低減することができるため、より好ましい。また、上記図８に示されるように、ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３とｎ型半導体領域Ｎ４とｎ型半導体領域Ｎ５とを同工程（同じ熱拡散処理）で形成すれば、半導体装置の製造工程数を低減することができるため、より好ましい。

また、トライアックは大電流（例えば数Ａ〜数十Ａ程度）を流す素子であるため、発熱を抑制するために体積をある程度確保する必要がある。また、トライアックに瞬間的に数十〜数百Ａのサージ電流が流れても素子が破壊されないように、体積を大きくして単位体積当たりの発熱量を抑える必要がある。このため、半導体基板１（１Ｗ）において、かなり深い位置にまで不純物を拡散させて、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５を形成する必要がある。このため、これらの半導体領域（Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｎ２，Ｎ３，Ｎ４，Ｎ５）をイオン注入のみで形成することは困難であり、熱処理により不純物を半導体基板１（１Ｗ）の内部に拡散させる熱拡散処理によって、これらの半導体領域（Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｎ２，Ｎ３，Ｎ４，Ｎ５）を形成することになる。しかも、上述のように、半導体基板１（１Ｗ）において、かなり深い位置にまで不純物を拡散させる必要があるため、一般的な半導体装置を製造する場合に比べて、熱拡散処理は高温で長時間になる。

上述したように、転流失敗の防止と耐圧向上を両立させるためには、半導体基板１（１Ｗ）の表面側に形成したｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４とのうち、ｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ２よりも浅く（すなわちｐ型半導体領域Ｐ４がｐ型半導体領域Ｐ２に内包されるように）かつｐ型半導体領域Ｐ２よりも高不純物濃度に形成することが重要である。このため、ｐ型半導体領域Ｐ２形成用の熱拡散処理を行った後で、ｐ型半導体領域Ｐ４形成用の熱拡散処理を行うことが重要である。具体的には、ｐ型半導体領域Ｐ２は、ｐ型半導体領域Ｐ２用のイオン注入で半導体基板１Ｗの表面付近（表面側の表層部分）にｐ型不純物を導入してから、このｐ型不純物をｐ型半導体領域Ｐ２形成用の熱拡散処理（熱処理）で半導体基板１Ｗの内部に拡散させることにより、形成される。ｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ４用のイオン注入で半導体基板１Ｗの表面付近（表面側の表層部分）にｐ型不純物を導入してから、このｐ型不純物をｐ型半導体領域Ｐ４形成用の熱拡散処理（熱処理）で半導体基板１Ｗの内部に拡散させることにより、形成される。このため、ｐ型半導体領域Ｐ２用のイオン注入、ｐ型半導体領域Ｐ２形成用の熱拡散処理（熱処理）、ｐ型半導体領域Ｐ４用のイオン注入およびｐ型半導体領域Ｐ４形成用の熱拡散処理（熱処理）の順に、これらの工程を行う必要がある。

また、転流失敗の防止と耐圧向上を両立させるためにｐ型半導体領域Ｐ４を高不純物濃度としかつｐ型半導体領域Ｐ２を低不純物濃度とする観点から、ｐ型半導体領域Ｐ４形成用の熱拡散処理（熱処理）に先立って行うｐ型半導体領域Ｐ４用のイオン注入のドーズ量を、ｐ型半導体領域Ｐ２形成用の熱拡散処理（熱処理）に先立って行うｐ型半導体領域Ｐ２用のイオン注入のドーズ量よりも大きく（多く）する。更に、ｐ型半導体領域Ｐ４形成用の熱拡散処理（熱処理）に先立って行うｐ型半導体領域Ｐ４用のイオン注入のドーズ量を、ｐ型半導体領域Ｐ２形成用の熱拡散処理（熱処理）に先立って行うｐ型半導体領域Ｐ２用のイオン注入のドーズ量の１０〜５０００倍とすれば、より好ましい。これにより、ｐ型半導体領域Ｐ４とｐ型半導体領域Ｐ２との不純物濃度の差を的確に確保することができ、転流失敗の防止効果と耐圧向上効果とを的確に得ることができるようになる。

ｐ型半導体領域Ｐ４とｐ型半導体領域Ｐ２との上記関係は、同様の観点から、ｐ型半導体領域Ｐ５とｐ型半導体領域Ｐ３にも適用できる。

具体的には、ｐ型半導体領域Ｐ３は、ｐ型半導体領域Ｐ３用のイオン注入で半導体基板１Ｗの裏面付近（裏面側の表層部分）にｐ型不純物を導入してから、このｐ型不純物をｐ型半導体領域Ｐ３形成用の熱拡散処理（熱処理）で半導体基板１Ｗの内部に拡散させることにより、形成される。ｐ型半導体領域Ｐ５は、ｐ型半導体領域Ｐ５用のイオン注入で半導体基板１Ｗの裏面付近（裏面側の表層部分）にｐ型不純物を導入してから、このｐ型不純物をｐ型半導体領域Ｐ５形成用の熱拡散処理（熱処理）で半導体基板１Ｗの内部に拡散させることにより、形成される。このため、ｐ型半導体領域Ｐ３用のイオン注入、ｐ型半導体領域Ｐ３形成用の熱拡散処理（熱処理）、ｐ型半導体領域Ｐ５用のイオン注入およびｐ型半導体領域Ｐ５形成用の熱拡散処理（熱処理）の順に、これらの工程を行う必要がある。また、ｐ型半導体領域Ｐ５形成用の熱拡散処理（熱処理）に先立って行うｐ型半導体領域Ｐ５用のイオン注入のドーズ量を、ｐ型半導体領域Ｐ３形成用の熱拡散処理（熱処理）に先立って行うｐ型半導体領域Ｐ３用のイオン注入のドーズ量よりも大きく（多く）し、１０〜５０００倍とすれば、より好ましい。これにより、ｐ型半導体領域Ｐ５とｐ型半導体領域Ｐ３との不純物濃度の差を的確に確保することができ、転流失敗の防止効果と耐圧向上効果とを的確に得ることができるようになる。

また、ｐ型半導体領域Ｐ４とｐ型半導体領域Ｐ２との深さ（半導体基板１の表面からの深さ）の差を十分に確保できるように、ｐ型半導体領域Ｐ２形成用の熱拡散処理（上記図５の状態から上記図６の構造を得るために行った熱拡散処理）は、ｐ型半導体領域Ｐ４形成用の熱拡散処理（上記図６の状態から上記図７の構造を得るために行った熱拡散処理）よりも、長時間行う（すなわち熱処理時間を長くする）ことが好ましい。

また、ｐ型半導体領域Ｐ５とｐ型半導体領域Ｐ３との深さ（半導体基板１の表面からの深さ）の差を十分に確保できるように、ｐ型半導体領域Ｐ３形成用の熱拡散処理（上記図５の状態から上記図６の構造を得るために行った熱拡散処理）は、ｐ型半導体領域Ｐ５形成用の熱拡散処理（上記図６の状態から上記図７の構造を得るために行った熱拡散処理）よりも、長時間行う（すなわち熱処理時間を長くする）ことが好ましい。

図２１は、本実施の形態の半導体装置ＣＰ１の要部断面図（部分拡大断面図）であり、上記図２に対応する断面において、ｎ型半導体領域Ｎ２，Ｎ３およびｐ型半導体領域Ｐ２，Ｐ４とその周囲のｎ型基板領域Ｎ１の一部を拡大して示したものである。図２２および図２３は、半導体装置ＣＰ１を構成する半導体基板１の深さ方向における不純物濃度分布の一例を示すグラフ（説明図）である。図２２および図２３のグラフの横軸は、半導体基板１の表面からの深さに対応し、図２２および図２３のグラフの縦軸は、不純物濃度に対応する。図２２および図２３は片対数グラフで表示してあり、縦軸が対数目盛に対応している。また、図２２および図２３は、濃度分布の一例であるため、実際の数値の表示は省略してある。なお、図２２のグラフには、図２１におけるＣ１−Ｃ２線に沿った位置での不純物濃度分布が実線で示されている。また、図２３のグラフには、図２１におけるＣ３−Ｃ４線に沿った位置での不純物濃度分布が実線で示され、図２１におけるＣ５−Ｃ６線に沿った位置での不純物濃度分布が点線で示されている。なお、図２３のグラフにおいて、ｐ型半導体領域Ｐ２およびｎ型基板領域Ｎ１に相当する領域では、点線（Ｃ５−Ｃ６線に沿った位置での不純物濃度分布）は、実線（Ｃ３−Ｃ４線に沿った位置での不純物濃度分布）にほぼ重なるため、図示されていない。また、不純物の濃度分布は、例えばＳＲＰ（Spreading Resistance Profiler）測定で測定することができる。

ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４の各不純物濃度は、各半導体領域内で一定（この場合は図２２および図２３のグラフは階段状となる）とすることもできるが、図２２および図２３に示されるように、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４のそれぞれにおいて、半導体基板１の表面からの深さが深くなるにつれて不純物濃度が低下するような不純物濃度分布を有する場合もある。これは、熱拡散を用いて各半導体領域（Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５）を形成するためである。半導体基板の表面から深い位置にまで熱拡散によって不純物を拡散させた場合には、半導体基板１の表面近傍で最も高不純物濃度となり、半導体基板１の表面からの深さが深くなるにつれて不純物濃度が低下する濃度分布になりやすい。

しかしながら、本実施の形態では、製造上ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４とを作り分けており、ｐ型半導体領域Ｐ２形成用の熱拡散処理（熱処理）を行ってからｐ型半導体領域Ｐ４形成用の熱拡散処理（熱処理）を行う。しかも、ｐ型半導体領域Ｐ４形成用の熱拡散処理（熱処理）に先立って行うｐ型半導体領域Ｐ４用のイオン注入のドーズ量を、ｐ型半導体領域Ｐ２形成用の熱拡散処理（熱処理）に先立って行うｐ型半導体領域Ｐ２用のイオン注入のドーズ量よりも大きく（多く）する。このため、図２２および図２３のように半導体基板１の表面からの深さが深くなるにつれて不純物濃度が低下する濃度分布になったとしても、本実施の形態では、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４との不純物濃度の差を大きくすることができる。

つまり、本実施の形態とは異なりｐ型半導体領域Ｐ４を形成せずに、ｐ型半導体領域Ｐ４となるべき領域もｐ型半導体領域Ｐ２のままとした場合に比べて、製造工程でｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４とを作り分けている本実施の形態の場合は、ｎ型基板領域Ｎ１に隣接するｐ型半導体領域（Ｐ２）の不純物濃度を低く抑えながら、ｎ型半導体領域Ｎ２，Ｎ３に隣接するｐ型半導体領域（Ｐ４）の不純物濃度を高めることができる。このことは、図２２および図２３のように半導体基板１の表面からの深さが深くなるにつれて不純物濃度が低下する濃度分布になった場合にも言うことができる。このため、転流失敗を抑制（防止）する効果を高めることができる。

また、本実施の形態とは異なりｐ型半導体領域Ｐ２を形成せずに、ｐ型半導体領域Ｐ４をｐ型半導体領域Ｐ２となるべき領域と同等の深さまで形成した場合に比べて、製造工程でｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４とを作り分けている本実施の形態の場合は、ｎ型半導体領域Ｎ２，Ｎ３に隣接するｐ型半導体領域（Ｐ４）の不純物濃度を高く保ったまま、ｎ型基板領域Ｎ１に隣接するｐ型半導体領域（Ｐ２）の不純物濃度を低くできる。このことは、図２２および図２３のように半導体基板１の表面からの深さが深くなるにつれて不純物濃度が低下する濃度分布になった場合にも言うことができる。このため、耐圧向上効果を高めることができる。

このようなｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４との不純物濃度分布の関係は、ｐ型半導体領域Ｐ３とｐ型半導体領域Ｐ５との不純物濃度分布の関係においても言うことができる。但し、ｐ型半導体領域Ｐ２，Ｐ４は、半導体基板１の表面側に形成されていることから、半導体基板１の表面からの深さが深くなるにつれて不純物濃度が低下する濃度分布になり得るのに対して、ｐ型半導体領域Ｐ３，Ｐ５の場合は、半導体基板１の裏面側に形成されていることから、半導体基板１の裏面からの深さが深くなるにつれて不純物濃度が低下する濃度分布になり得る。

従って、本実施の形態では、半導体基板１を構成する各半導体領域（Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５）の各不純物濃度は、各半導体領域内で一定である場合はもちろん、図２２および図２３に示される濃度分布のように、半導体基板１の主面（表面または裏面）からの深さが深くなるにつれて不純物濃度が低下するような不純物濃度分布を有する場合も許容され得る。

また、本実施の形態では、製造工程で、低不純物濃度のｐ型半導体領域Ｐ２と高不純物濃度のｐ型半導体領域Ｐ４とを、あえて作り分けている。このため、ｐ型半導体領域Ｐ４の表面濃度（表面での不純物濃度）α_１は、ｐ型半導体領域Ｐ２の表面濃度（表面での不純物濃度）α_２よりも高くなっており、好ましくは、ｐ型半導体領域Ｐ４の表面濃度α_１は、ｐ型半導体領域Ｐ２の表面濃度α_２の５０倍以上で５０００倍以下（すなわちα_２×５０＜α_１＜α_２×５０００）となっている。このｐ型半導体領域Ｐ４の表面濃度α_１とｐ型半導体領域Ｐ２の表面濃度α_２は、図２３のグラフに示されている。ｐ型半導体領域Ｐ４の表面濃度α_１を、ｐ型半導体領域Ｐ２の表面濃度α_２の５０倍以上（すなわちα_２×５０＜α_１）とすることで、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４との不純物濃度の差を大きくすることができ、耐圧向上効果と転流失敗の抑制（防止）効果とを的確に得ることができる。また、ｐ型半導体領域Ｐ４の表面濃度α_１を、ｐ型半導体領域Ｐ２の表面濃度α_２の５０００倍以下（すなわちα_１＜α_２×５０００）とすることで、耐圧向上を図りつつ、ｐ型半導体領域Ｐ２の不純物濃度をある程度確保することができるため、ｐ型半導体領域Ｐ２での空乏層の拡がりを的確に抑制することができるようになる。

ここで、ｐ型半導体領域Ｐ４の表面濃度α_１は、半導体基板１の表面（第１主面）におけるｐ型半導体領域Ｐ４の不純物濃度に対応しており、具体的には、ｐ型半導体領域Ｐ４の表面濃度α_１は、ｐ型半導体領域Ｐ４のうち、半導体基板１の表面近傍の領域（半導体基板１の表面からの深さが概ね０〜２μｍの範囲内の領域）における不純物濃度に対応している。例えば、図２１に示される領域ＰＳ１の不純物濃度を、ｐ型半導体領域Ｐ４の表面濃度α_１とみなすことができる。ｐ型半導体領域Ｐ２の表面濃度α_２は、半導体基板１の表面（第１主面）におけるｐ型半導体領域Ｐ２の不純物濃度に対応しており、具体的には、ｐ型半導体領域Ｐ２の表面濃度α_２は、ｐ型半導体領域Ｐ２のうち、半導体基板１の表面近傍の領域（半導体基板１の表面からの深さが概ね０〜２μｍの範囲内の領域）における不純物濃度に対応している。例えば、図２１に示される領域ＰＳ２の不純物濃度を、ｐ型半導体領域Ｐ２の表面濃度α_２とみなすことができる。

また、本実施の形態では、ｐ型半導体領域Ｐ２の表面濃度（表面での不純物濃度）α_２は、ｎ型基板領域Ｎ１の不純物濃度α_３よりも高くなっており、好ましくは、ｐ型半導体領域Ｐ２の表面濃度α_２は、ｎ型基板領域Ｎ１の不純物濃度α_３の５倍以上で５００倍以下（すなわちα_３×５＜α_２＜α_３×５００）となっている。このｎ型基板領域Ｎ１の不純物濃度α_３は、図２３のグラフに示されている。ｐ型半導体領域Ｐ２の表面濃度α_２を、ｎ型基板領域Ｎ１の不純物濃度α_３の５００倍以下（すなわちα_２＜α_３×５００）とすることで、電界の集中を緩和して、耐圧向上効果を高めることができる。また、ｐ型半導体領域Ｐ２の表面濃度α_２を、ｎ型基板領域Ｎ１の不純物濃度α_３の５倍以上（すなわちα_３×５＜α_２）とすることで、耐圧向上を図りつつ、ｐ型半導体領域Ｐ２の不純物濃度をある程度確保することができるため、ｐ型半導体領域Ｐ２での空乏層の拡がりを的確に抑制することができるようになる。

ここで、ｎ型基板領域Ｎ１の不純物濃度α_３は、ｎ型基板領域Ｎ１のうち、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５からある程度離間して不純物濃度がほぼ一定となっている領域の不純物濃度に対応している。ｎ型基板領域Ｎ１の不純物濃度α_３は、ｐ型半導体領域Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５およびｎ型半導体領域Ｎ２，Ｎ３，Ｎ４，Ｎ５を形成する前の段階の半導体基板１Ｗの不純物濃度とほぼ同じである。

なお、ｐ型不純物とｎ型不純物が混在したｐ型半導体領域についての不純物濃度を言うときには、実際に含まれているｐ型不純物の濃度から実際に含まれているｎ型不純物の濃度を差し引いた実効的なｐ型不純物濃度を意味する。また、ｐ型不純物とｎ型不純物が混在したｎ型半導体領域についての不純物濃度を言うときには、実際に含まれているｎ型不純物の濃度から実際に含まれているｐ型不純物の濃度を差し引いた実効的なｎ型不純物濃度を意味する。

また、本実施の形態では、製造工程で、低不純物濃度のｐ型半導体領域Ｐ３と高不純物濃度のｐ型半導体領域Ｐ５とを、あえて作り分けている。このため、ｐ型半導体領域Ｐ５の表面濃度を、ｐ型半導体領域Ｐ５を形成しなかった場合のｐ型半導体領域Ｐ３の仮想的な表面濃度の５０倍以上で５０００倍以下とすることが好ましい。これにより、耐圧向上効果と転流失敗の抑制（防止）効果とを的確に得ることができる。

ここで、「ｐ型半導体領域Ｐ５の表面濃度」とは、半導体基板１の裏面（第２主面）におけるｐ型半導体領域Ｐ５の不純物濃度に対応しており、具体的には、ｐ型半導体領域Ｐ５のうち、半導体基板１の裏面近傍の領域（半導体基板１の裏面からの深さが概ね０〜２μｍの範囲内の領域）における不純物濃度に対応する。一方、「ｐ型半導体領域Ｐ５を形成しなかった場合のｐ型半導体領域Ｐ３の仮想的な表面濃度」とは、ｐ型半導体領域Ｐ５の形成を省略した場合（この場合、ｐ型半導体領域Ｐ５に相当する領域もｐ型半導体領域Ｐ３の一部となり、後述の図２５のような構造となる）において、ｐ型半導体領域Ｐ３のうち、半導体基板１の裏面近傍の領域（半導体基板１の裏面からの深さが概ね０〜２μｍの範囲内の領域）における不純物濃度に対応する。このため、「ｐ型半導体領域Ｐ５を形成しなかった場合のｐ型半導体領域Ｐ３の仮想的な表面濃度」は、ｐ型半導体領域Ｐ５の形成を省略すること以外は半導体装置ＣＰ１と同様の製造工程で半導体装置を製造し、その半導体装置の半導体基板１の裏面近傍の領域におけるｐ型半導体領域Ｐ３の不純物濃度を測定すれば、得ることができる。また、ｐ型半導体領域ｐ３，Ｐ５を形成した半導体装置において、半導体基板１の裏面からの深さ方向におけるｐ型半導体領域Ｐ５，Ｐ３の不純物濃度分布を測定し、この濃度分布に基づいて、「ｐ型半導体領域Ｐ５を形成しなかった場合のｐ型半導体領域Ｐ３の仮想的な表面濃度」をシミュレーションで決定できる場合もある。

図２４は、本実施の形態の第１の変形例の半導体装置ＣＰ１ａの断面図であり、図２５は、本実施の形態の第２の変形例の半導体装置ＣＰ１ｂの断面図であり、図２６は、本実施の形態の第３の変形例の半導体装置ＣＰ１ｃの断面図であり、図２７は、本実施の形態の第４の変形例の半導体装置ＣＰ１ｄの断面図であり、上記図１４や図２に対応する断面が示されている。

図２４に示される第１の変形例の半導体装置ＣＰ１ａは、上記図１４や図２に示される半導体装置ＣＰ１においてｐ型半導体領域Ｐ３の形成を省略した場合に対応している。従って、半導体装置ＣＰ１でｐ型半導体領域Ｐ３となっている領域は、第１の変形例の半導体装置ＣＰ１ａではｎ型基板領域Ｎ１の一部となっている。また、図２５に示される第２の変形例の半導体装置ＣＰ１ｂは、上記図１４や図２に示される半導体装置ＣＰ１においてｐ型半導体領域Ｐ５の形成を省略した場合に対応している。従って、半導体装置ＣＰ１でｐ型半導体領域Ｐ５となっている領域は、第２の変形例の半導体装置ＣＰ１ｂではｐ型半導体領域Ｐ３の一部となっている。また、図２６に示される第３の変形例の半導体装置ＣＰ１ｃは、上記図１４や図２に示される半導体装置ＣＰ１においてｐ型半導体領域Ｐ２の形成を省略した場合に対応している。従って、半導体装置ＣＰ１でｐ型半導体領域Ｐ２となっている領域は、第３の変形例の半導体装置ＣＰ１ｃではｎ型基板領域Ｎ１の一部となっている。また、図２７に示される第４の変形例の半導体装置ＣＰ１ｄは、上記図１４や図２に示される半導体装置ＣＰ１においてｐ型半導体領域Ｐ４の形成を省略した場合に対応している。従って、半導体装置ＣＰ１でｐ型半導体領域Ｐ４となっている領域は、第４の変形例の半導体装置ＣＰ１ｄではｐ型半導体領域Ｐ２の一部となっている。ここで、図２４の第１の変形例の半導体装置ＣＰ１ａの場合はｐ型半導体領域Ｐ５の不純物濃度を、図２５の第２の変形例の半導体装置ＣＰ１ｂの場合はｐ型半導体領域Ｐ３の不純物濃度を、図２６の第３の変形例の半導体装置ＣＰ１ｃの場合はｐ型半導体領域Ｐ４の不純物濃度を、図２７の第４の変形例の半導体装置ＣＰ１ｄの場合はｐ型半導体領域Ｐ２の不純物濃度を、耐圧および転流失敗抑制のバランスを考慮して調整する必要がある。

図２４〜図２７に示される第１〜第４の変形例の半導体装置ＣＰ１ａ，ＣＰ１ｂ，ＣＰ１ｃ，ＣＰ１ｄにおいても、上記第１の比較例の半導体装置ＣＰ１０１に比べると、耐圧向上効果と転流失敗の抑制効果とを得ることができる。このため、図２４〜図２７に示される第１〜第４の変形例の半導体装置ＣＰ１ａ，ＣＰ１ｂ，ＣＰ１ｃ，ＣＰ１ｄも有効である。

但し、耐圧向上効果と転流失敗の抑制効果とをできるだけ高めるためには、上記図１４や図２に示される半導体装置ＣＰ１のように、電極Ｅ１側のｐ型半導体領域をｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ４とで構成し、かつ、裏面電極ＢＥ側のｐ型半導体領域をｐ型半導体領域Ｐ３とｐ型半導体領域Ｐ５とで構成することが、極めて有効である。このため、耐圧向上と転流失敗の抑制との両立には、図２４〜図２７に示される第１〜第４の変形例の半導体装置ＣＰ１ａ，ＣＰ１ｂ，ＣＰ１ｃ，ＣＰ１ｄよりも上記図１４や図２に示される半導体装置ＣＰ１の方が優れている。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１，１Ｗ，１０１ 半導体基板
ＡＣＰ 交流電源
ＢＥ，ＢＥ１０１ 裏面電極
ＣＰ１，ＣＰ１０１，ＣＰ２０１，ＣＰ３０１ 半導体装置
ＣＰＲ チップ領域
ＣＴ，ＣＴ１，ＣＴ２，ＣＴ３ コンタクトホール
Ｅ１，Ｅ２，Ｅ３，Ｅ１０１，Ｅ１０２，Ｅ１０３ 電極
ＧＳ１，ＧＳ２ ゲート信号
ＩＬ 絶縁膜
ＬＤ 負荷
Ｎ１ ｎ型基板領域
Ｎ２，Ｎ３，Ｎ４，Ｎ５ ｎ型半導体領域
ＯＰ，ＯＰ１，ＯＰ２ 開口部
ＯＸ 酸化シリコン膜
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ ｐ型半導体領域
ＰＳ１，ＰＳ２，ＰＳ３ 領域
ＰＶ 絶縁膜
ＴＹ１，ＴＹ２，ＴＹ１０１，ＴＹ１０２ サイリスタ
α_１，α_２ 表面濃度
α_３ 不純物濃度

Claims (21)

1. 第１主面および前記第１主面とは反対側の第２主面を有する第１導電型の半導体基板と、
   前記半導体基板の前記第１主面側に形成された、第２導電型の第１半導体領域と、
   前記半導体基板の前記第１主面側に、前記第１半導体領域に内包されるように形成された、第２導電型の第２半導体領域と、
   前記半導体基板の前記第１主面側に、前記第２半導体領域に内包されるようにかつ互いに離間して形成された、第１導電型の第３および第４半導体領域と、
   前記半導体基板の前記第２主面側に形成された、第２導電型の第５半導体領域と、
   前記半導体基板の前記第２主面側に、前記第５半導体領域に内包されるように形成された、第１導電型の第６半導体領域と、
   前記半導体基板の前記第１主面上に、前記第２および第３半導体領域に接するように形成された第１電極と、
   前記半導体基板の前記第１主面上に、前記第２および第４半導体領域に接するように形成された第２電極と、
   前記半導体基板の前記第２主面上に、前記第５および第６半導体領域に接するように形成された第３電極と、
   前記半導体基板の一部で構成され、前記第１半導体領域と前記第５半導体領域との間に介在する第１導電型の基板領域と、
   を有し、
   前記第３電極と前記第１電極との間に、前記第５半導体領域、前記基板領域、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域によって、第１サイリスタが形成され、
   前記第１電極と前記第３電極との間に、前記第２半導体領域、前記第１半導体領域、前記基板領域、前記第５半導体領域および前記第６半導体領域によって、第２サイリスタが形成され、
   前記第１サイリスタと、前記第２サイリスタとは、前記第１電極と前記第３電極との間に流れる電流の向きが反対であり、
   前記第２半導体領域は、前記第１半導体領域よりも不純物濃度が高いことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２電極は、ゲート端子として機能することを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記半導体装置は、トライアックであることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第１導電型はｎ型であり、
   前記第２導電型はｐ型であることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記半導体基板において前記第５半導体領域と前記基板領域との間に介在し、第２導電型で、前記第５半導体領域よりも低不純物濃度の第７半導体領域を更に有し、
   前記第３電極と前記第１電極との間に、前記第５半導体領域、前記第７半導体領域、前記基板領域、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域によって、前記第１サイリスタが形成され、
   前記第１電極と前記第３電極との間に、前記第２半導体領域、前記第１半導体領域、前記基板領域、前記第７半導体領域、前記第５半導体領域および前記第６半導体領域によって第２サイリスタが形成されていることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記半導体基板の外周領域には、第２導電型の第８半導体領域が形成されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記半導体基板の前記第１主面における前記第２半導体領域の不純物濃度は、前記半導体基板の前記第１主面における前記第１半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記半導体基板の前記第１主面における前記第２半導体領域の不純物濃度は、前記半導体基板の前記第１主面における前記第１半導体領域の不純物濃度の５０倍以上で５０００倍以下であることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記半導体基板の前記第１主面側に、前記第１半導体領域と前記第８半導体領域との間に形成された、第１導電型で、前記基板領域よりも高不純物濃度の第９半導体領域を更に有することを特徴とする半導体装置。
10. （ａ）第１主面および前記第１主面とは反対側の第２主面を有する第１導電型の半導体基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記半導体基板の前記第１主面側から前記半導体基板内に第２導電型の不純物を拡散させることで、前記半導体基板の前記第１主面側に第２導電型の第１半導体領域を形成する工程、
    （ｃ）前記（ｂ）工程後、前記半導体基板の前記第１主面側から前記半導体基板内に第２導電型の不純物を拡散させることで、前記半導体基板の前記第１主面側に、前記第１半導体領域に内包されるように、第２導電型で、前記第１半導体領域よりも高不純物濃度の第２半導体領域を形成する工程、
    （ｄ）前記（ｃ）工程後、前記半導体基板の前記第１主面側から前記半導体基板内に第１導電型の不純物を拡散させることで、前記半導体基板の前記第１主面側に、前記第２半導体領域に内包されるように、第１導電型でかつ互いに離間する第３および第４半導体領域を形成する工程、
    （ｅ）前記（ａ）工程後、前記半導体基板の前記第２主面側から前記半導体基板内に第２導電型の不純物を拡散させることで、前記半導体基板の前記第２主面側に第２導電型の第５半導体領域を形成する工程、
    （ｆ）前記（ｅ）工程後、前記半導体基板の前記第２主面側から前記半導体基板内に第１導電型の不純物を拡散させることで、前記半導体基板の前記第２主面側に、前記第５半導体領域に内包されるように、第１導電型の第６半導体領域を形成する工程、
    （ｇ）前記（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）工程後、前記第２および第３半導体領域に接する第１電極と、前記第２および第４半導体領域に接する第２電極とを、前記半導体基板の前記第１主面上に形成する工程、
    （ｈ）前記（ｇ）工程後、前記第５および第６半導体領域に接する第３電極を、前記半導体基板の前記第１主面上に形成する工程、
    を有し、
    前記第３電極と前記第１電極との間に、前記第５半導体領域、前記半導体基板、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域によって、第１サイリスタが形成され、
    前記第１電極と前記第３電極との間に、前記第２半導体領域、前記第１半導体領域、前記半導体基板、前記第５半導体領域および前記第６半導体領域によって第２サイリスタが形成され、
    前記第１サイリスタと、前記第２サイリスタとは、前記第１電極と前記第３電極との間に流れる電流の向きが反対であることを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記第２電極は、ゲート端子として機能することを特徴とする半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    前記半導体装置は、トライアックであることを特徴とする半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    前記第１導電型はｎ型であり、
    前記第２導電型はｐ型であることを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記（ａ）工程後で前記（ｅ）工程前に、
    （ｉ）前記半導体基板の前記第２主面側から前記半導体基板内に第２導電型の不純物を拡散させることで、前記半導体基板の前記第２主面側に第２導電型の第７半導体領域を形成する工程、
    を更に有し、
    （ｅ）工程では、前記第７半導体領域よりも高不純物濃度の前記第５半導体領域を、前記第７半導体領域よりも浅く形成することを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｉ）工程で前記第１、第２、第３、第４、第５、第６および第７半導体領域を形成する際には、不純物の熱拡散を用いることを特徴とする半導体装置の製造方法。
16. 請求項１５記載の半導体装置の製造方法において、
    前記（ａ）工程後で、前記（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および（ｉ）工程前に
    （ｊ）前記半導体基板に、前記第１主面から前記第２主面に達する第２導電型の第８半導体領域を形成する工程、
    を更に有し、
    前記（ｂ）、（ｃ）および（ｄ）工程では、前記第８半導体領域に囲まれた領域内に、前記第１、第２、第３および第４半導体領域が形成されることを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｂ）工程で前記第１半導体領域を形成するために行う熱拡散処理と、前記（ｉ）工程で前記第７半導体領域を形成するために行う熱拡散処理とを、同じ熱処理により行い、
    前記（ｃ）工程で第２半導体領域を形成するために行う熱拡散処理と、前記（ｅ）工程で第５半導体領域を形成するために行う熱拡散処理とを、同じ熱処理により行い、
    前記（ｄ）工程で前記第３および第４半導体領域を形成するために行う熱拡散処理と、前記（ｆ）工程で第６半導体領域を形成するために行う熱拡散処理とを、同じ熱処理により行うことを特徴とする半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｂ）工程は、
    （ｂ１）イオン注入により前記半導体基板の前記第１主面付近に不純物を導入する工程、
    （ｂ２）前記（ｂ１）工程後、前記（ｂ１）工程で導入された不純物を熱拡散により前記半導体基板の内部に拡散させることで、前記第１半導体領域を形成する工程、
    を有し、
    前記（ｃ）工程は、
    （ｃ１）イオン注入により前記半導体基板の前記第１主面付近に不純物を導入する工程、
    （ｃ２）前記（ｃ１）工程後、前記（ｃ１）工程で導入された不純物を熱拡散により前記半導体基板の内部に拡散させることで、前記第２半導体領域を形成する工程、
    を有し、
    前記（ｂ１）工程で行われるイオン注入のドーズ量は、前記（ｃ１）工程で行われるイオン注入のドーズ量よりも大きいことを特徴とする半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｂ１）工程で行われるイオン注入のドーズ量は、前記（ｃ１）工程で行われるイオン注入のドーズ量の１０〜５０００倍であることを特徴とする半導体装置の製造方法。
20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｉ）工程は、
    （ｉ１）イオン注入により前記半導体基板の前記第２主面付近に不純物を導入する工程、
    （ｉ２）前記（ｉ１）工程後、前記（ｉ１）工程で導入された不純物を熱拡散により前記半導体基板の内部に拡散させることで、前記第７半導体領域を形成する工程、
    を有し、
    前記（ｅ）工程は、
    （ｅ１）イオン注入により前記半導体基板の前記第２主面付近に不純物を導入する工程、
    （ｅ２）前記（ｅ１）工程後、前記（ｅ１）工程で導入された不純物を熱拡散により前記半導体基板の内部に拡散させることで、前記第５半導体領域を形成する工程、
    を有し、
    前記（ｅ１）工程で行われるイオン注入のドーズ量は、前記（ｉ１）工程で行われるイオン注入のドーズ量よりも大きいことを特徴とする半導体装置の製造方法。
21. 請求項２０記載の半導体装置の製造方法において、
    前記（ｅ１）工程で行われるイオン注入のドーズ量は、前記（ｉ１）工程で行われるイオン注入のドーズ量の１０〜５０００倍であることを特徴とする半導体装置の製造方法。

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