JPS63953B2 - - Google Patents
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- JPS63953B2 JPS63953B2 JP52105763A JP10576377A JPS63953B2 JP S63953 B2 JPS63953 B2 JP S63953B2 JP 52105763 A JP52105763 A JP 52105763A JP 10576377 A JP10576377 A JP 10576377A JP S63953 B2 JPS63953 B2 JP S63953B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
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Description
【発明の詳細な説明】
この発明は一つの半導体結晶にプレーナトラン
ジスタとシヨツトキ・バリア・ダイオードとが複
合して設けられ、シヨツトキ・バリア・ダイオー
ドが半導体結晶を通しての内部結合によりプレー
ナトランジスタの電気特性に大きな影響を及ぼす
半導体複合デバイスを対象とする。
ジスタとシヨツトキ・バリア・ダイオードとが複
合して設けられ、シヨツトキ・バリア・ダイオー
ドが半導体結晶を通しての内部結合によりプレー
ナトランジスタの電気特性に大きな影響を及ぼす
半導体複合デバイスを対象とする。
スイツチング時間を短縮するためトランジスタ
の飽和を避ける公知の方法はベーカーの原理に従
いプレーナトランジスタのベース領域とコレクタ
領域の間にクランプ・ダイオードを置くことであ
る。このクランプ・ダイオードはプレーナトラン
ジスタのベース・コレクタpn接合よりも順方向
電圧が低くならなければならないから多くの場合
シヨツトキ・バリア・ダイオードがクランプ・ダ
イオードとして使用される。この場合のデバイス
構成を第１図に断面図で、第２図に等価回路で示
す。
の飽和を避ける公知の方法はベーカーの原理に従
いプレーナトランジスタのベース領域とコレクタ
領域の間にクランプ・ダイオードを置くことであ
る。このクランプ・ダイオードはプレーナトラン
ジスタのベース・コレクタpn接合よりも順方向
電圧が低くならなければならないから多くの場合
シヨツトキ・バリア・ダイオードがクランプ・ダ
イオードとして使用される。この場合のデバイス
構成を第１図に断面図で、第２図に等価回路で示
す。
例えばp+型の単結晶シリコン基板１の表面に
n++型の表面領域２が拡散またはイオン注入によ
つて作られ、その上をｎ型のエピタキシアルシリ
コン層３で覆われている。層３のドープ濃度はこ
の層がプレーナトランジスタＴのコレクタ４の基
礎となるように選ばれる。マスク拡散またはイオ
ン注入によりエピタキシアル層の表面にプレーナ
トランジスタのｐ型ベース領域５が作られ、更に
このベース領域内にn+型エミツタ領域６が作ら
れる。この外にn+型のコレクタ接触チヤネル７
が埋込領域２に達するまで形成され、プレーナト
ランジスタＴのコレクタ電流の主要部分はこのチ
ヤネルを通してコレクタ電極８に導かれる。エミ
ツタ領域６の接触用にエミツタ電極９が設けら
れ、ベース領域５の接触用にベース電極１０が設
けられる。電極１０はベース・コレクタ間pn接
合を越えて拡がりｎ型エピタキシアル層３中のコ
レクタ領域４上にある部分１１は領域４との間に
シヨツトキ接触を構成する。このシヨツトキ接触
を含むシヨツトキ・ダイオードＤはプレーナトラ
ンジスタのベース・コレクタ間pn接合が逆電圧
印加のときダイオードＤも逆電圧が印加される構
成となつている。
n++型の表面領域２が拡散またはイオン注入によ
つて作られ、その上をｎ型のエピタキシアルシリ
コン層３で覆われている。層３のドープ濃度はこ
の層がプレーナトランジスタＴのコレクタ４の基
礎となるように選ばれる。マスク拡散またはイオ
ン注入によりエピタキシアル層の表面にプレーナ
トランジスタのｐ型ベース領域５が作られ、更に
このベース領域内にn+型エミツタ領域６が作ら
れる。この外にn+型のコレクタ接触チヤネル７
が埋込領域２に達するまで形成され、プレーナト
ランジスタＴのコレクタ電流の主要部分はこのチ
ヤネルを通してコレクタ電極８に導かれる。エミ
ツタ領域６の接触用にエミツタ電極９が設けら
れ、ベース領域５の接触用にベース電極１０が設
けられる。電極１０はベース・コレクタ間pn接
合を越えて拡がりｎ型エピタキシアル層３中のコ
レクタ領域４上にある部分１１は領域４との間に
シヨツトキ接触を構成する。このシヨツトキ接触
を含むシヨツトキ・ダイオードＤはプレーナトラ
ンジスタのベース・コレクタ間pn接合が逆電圧
印加のときダイオードＤも逆電圧が印加される構
成となつている。
トランジスタＴを投入すると全制御電流がその
ベース５に流れ込み急激に動作可能状態に移され
る。飽和状態に達する前に制御電流の大部分がシ
ヨツトキ・ダイオードＤを通してコレクタ４に流
れる。この飽和阻止作用によりトランジスタＴを
急激に遮断することができる。
ベース５に流れ込み急激に動作可能状態に移され
る。飽和状態に達する前に制御電流の大部分がシ
ヨツトキ・ダイオードＤを通してコレクタ４に流
れる。この飽和阻止作用によりトランジスタＴを
急激に遮断することができる。
第１図の装置の等価回路図を第２図に示す。回
路の各抵抗の意味は第１図から読み取ることがで
きる。９はエミツタ接点、８はコレクタ接点、１
０／１１はシヨツトキ・ダイオードとベース領域
の共通接触電極である。BはトランジスタＴの
ベース電流、Dはシヨツトキ・ダイオードＤの
電流、CはトランジスタＴのコレクタ電流を表
わす。
路の各抵抗の意味は第１図から読み取ることがで
きる。９はエミツタ接点、８はコレクタ接点、１
０／１１はシヨツトキ・ダイオードとベース領域
の共通接触電極である。BはトランジスタＴの
ベース電流、Dはシヨツトキ・ダイオードＤの
電流、CはトランジスタＴのコレクタ電流を表
わす。
トランジスタＴの電流増幅率が充分大きければ
投入後の定常状態においてのダイオード電流D
は制御電流BとDにほぼ等しい。極めて短いス
イツチング時間を実現するためにはトランジスタ
Ｔをできるだけ高度に過制御する。この場合制御
電流B，Dに対するコレクタ電流Cの比は例
えば４：１から１：１の間にありC＞Dとな
る。DとCは共にコレクタ内部抵抗RCIに電圧
降下を発生させこれによつて残留電圧U0が上昇
する。しかし残留電圧U0は一般に後続するトラ
ンジスタのベース−エミツタ区間に逆作用を及ぼ
し充分大きなレベル差を保持しなければならない
ためこのことは望ましくない。RCIの電圧降下の
別の欠点はシヨツトキ・ダイオードＤのクランプ
作用を弱めることであつてこれにより残留電圧
U0が低下し動作点が飽和領域に向つて移動する。
従つて抵抗RCIとシヨツトキ・ダイオードの通路
抵抗Rd＝Rd1＋Rd2の値はできるだけ低くする必
要がある。これは例えばエピタキシアル層４また
は埋込層２またはその双方のドーピング濃度をで
きるだけ高くするかエピタキシアル層全体の厚さ
を小さくするが構造全体を大きくすることによつ
て達成される。しかし面積が大きくドーピング濃
度が高いと障壁層容量が増大しスイツチング時間
が長くなる。またエピタキシアル層４を薄くする
ことは許容差が減小する点で技術的に困難であ
る。
投入後の定常状態においてのダイオード電流D
は制御電流BとDにほぼ等しい。極めて短いス
イツチング時間を実現するためにはトランジスタ
Ｔをできるだけ高度に過制御する。この場合制御
電流B，Dに対するコレクタ電流Cの比は例
えば４：１から１：１の間にありC＞Dとな
る。DとCは共にコレクタ内部抵抗RCIに電圧
降下を発生させこれによつて残留電圧U0が上昇
する。しかし残留電圧U0は一般に後続するトラ
ンジスタのベース−エミツタ区間に逆作用を及ぼ
し充分大きなレベル差を保持しなければならない
ためこのことは望ましくない。RCIの電圧降下の
別の欠点はシヨツトキ・ダイオードＤのクランプ
作用を弱めることであつてこれにより残留電圧
U0が低下し動作点が飽和領域に向つて移動する。
従つて抵抗RCIとシヨツトキ・ダイオードの通路
抵抗Rd＝Rd1＋Rd2の値はできるだけ低くする必
要がある。これは例えばエピタキシアル層４また
は埋込層２またはその双方のドーピング濃度をで
きるだけ高くするかエピタキシアル層全体の厚さ
を小さくするが構造全体を大きくすることによつ
て達成される。しかし面積が大きくドーピング濃
度が高いと障壁層容量が増大しスイツチング時間
が長くなる。またエピタキシアル層４を薄くする
ことは許容差が減小する点で技術的に困難であ
る。
この発明の目的は上記のような構成のシヨツト
キ・トランジスタの過制御に際して発生する難点
を除去することである。
キ・トランジスタの過制御に際して発生する難点
を除去することである。
この目的は、一つの半導体結晶内にプレーナト
ランジスタとシヨツトキ・ダイオードとを有し、
プレーナトランジスタのベース領域とコレクタ領
域との表面の部分に金属被覆を備え、この金属被
覆はプレーナトランジスタのコレクタ領域ととも
にシヨツトキ接触を形成し、またプレーナトラン
ジスタのベース領域とともに無堰層接触を形成
し、さらにプレーナトランジスタのコレクタ領域
の下方にシヨツトキ・ダイオードの下方にはコレ
クタ領域の導電型でコレクタ領域より強くドープ
された埋込層を備えた半導体複合デバイスにおい
て、シヨツトキ・ダイオードＤ，Ｄ１の下方にあ
る埋込層の部分２″は、コレクタ領域４の接触電
極８，１４を介して接触している埋込層の部分
２′から、コレクタ領域４の弱いドーピング度を
有する部分によつて分離されていることにより達
成される。第１図と第２図に示したシヨツトキ・
トランジスタ装置の改良である第３図乃至第１０
図の実施例によつてこの発明を詳細に説明する。
ランジスタとシヨツトキ・ダイオードとを有し、
プレーナトランジスタのベース領域とコレクタ領
域との表面の部分に金属被覆を備え、この金属被
覆はプレーナトランジスタのコレクタ領域ととも
にシヨツトキ接触を形成し、またプレーナトラン
ジスタのベース領域とともに無堰層接触を形成
し、さらにプレーナトランジスタのコレクタ領域
の下方にシヨツトキ・ダイオードの下方にはコレ
クタ領域の導電型でコレクタ領域より強くドープ
された埋込層を備えた半導体複合デバイスにおい
て、シヨツトキ・ダイオードＤ，Ｄ１の下方にあ
る埋込層の部分２″は、コレクタ領域４の接触電
極８，１４を介して接触している埋込層の部分
２′から、コレクタ領域４の弱いドーピング度を
有する部分によつて分離されていることにより達
成される。第１図と第２図に示したシヨツトキ・
トランジスタ装置の改良である第３図乃至第１０
図の実施例によつてこの発明を詳細に説明する。
この発明によるシヨツトキ・トランジスタ装置
においてはコレクタ通路抵抗RCIによつて決定さ
れるシヨツトキ・ダイオードとコレクタ回路間の
結合が低下しているがこれは第１図に示した公知
構造の埋込領域２が第３図に示すように二つの部
分２′と２″に分割され、その一方２′はコレクタ
接触チヤネル７と直接関連するのに対してシヨツ
トキ・ダイオードに近い部分２″はコレクタ接触
チヤネル７と結合されていないことによるのであ
る。この埋込層部分２″は無接触の浮遊領域とし
て構成するのが有利である。第３図の装置の等価
回路を第４図に示す。
においてはコレクタ通路抵抗RCIによつて決定さ
れるシヨツトキ・ダイオードとコレクタ回路間の
結合が低下しているがこれは第１図に示した公知
構造の埋込領域２が第３図に示すように二つの部
分２′と２″に分割され、その一方２′はコレクタ
接触チヤネル７と直接関連するのに対してシヨツ
トキ・ダイオードに近い部分２″はコレクタ接触
チヤネル７と結合されていないことによるのであ
る。この埋込層部分２″は無接触の浮遊領域とし
て構成するのが有利である。第３図の装置の等価
回路を第４図に示す。
埋込領域２の二つの部分の間に間隔を置くこと
はコレクタ電流Cの大部分がコレクタ電極に接
触する部分２′に流れ込むようにするためのもの
である。他方シヨツトキ・ダイオードもその機能
を果す必要がある。両部分２′と２″の間の間隙の
大きさは結合抵抗RK大きさを決定するからｐを
１から10までの間の係数としてRK＝ｐ（Rd3＋RC
１）となるように調整する必要がある。埋込層部
分２″はシヨツトキ・ダイオードＤを流れる電流
に対する通路抵抗Rd2を小さくするためのもので
ある。
はコレクタ電流Cの大部分がコレクタ電極に接
触する部分２′に流れ込むようにするためのもの
である。他方シヨツトキ・ダイオードもその機能
を果す必要がある。両部分２′と２″の間の間隙の
大きさは結合抵抗RK大きさを決定するからｐを
１から10までの間の係数としてRK＝ｐ（Rd3＋RC
１）となるように調整する必要がある。埋込層部
分２″はシヨツトキ・ダイオードＤを流れる電流
に対する通路抵抗Rd2を小さくするためのもので
ある。
第１図に示した公知のシヨツトキ・トランジス
タ装置と比べて電流DとC間の結合は著しく低
下しているがこれは埋込層部分間の間隙特にその
間のエピタキシアル層部分の比抵抗によつて決ま
るものである。エピタキシアル層３、従つてトラ
ンジスタＴのコレクタ領域４は埋込層部分２′，
２″よりも著しく高い抵抗を持つているから埋込
層２の厚さをｓとして長さｓ乃至3sの間隙であれ
ば充分である。間隙の位置例えばコレクタ接触チ
ヤネル７に近いかあるいはシヨツトキ・ダイオー
ドＤに近いかは抵抗RC1，Rd3の値従つて残留電
圧U0またはトランジスタのスイツチング時間に
影響する。
タ装置と比べて電流DとC間の結合は著しく低
下しているがこれは埋込層部分間の間隙特にその
間のエピタキシアル層部分の比抵抗によつて決ま
るものである。エピタキシアル層３、従つてトラ
ンジスタＴのコレクタ領域４は埋込層部分２′，
２″よりも著しく高い抵抗を持つているから埋込
層２の厚さをｓとして長さｓ乃至3sの間隙であれ
ば充分である。間隙の位置例えばコレクタ接触チ
ヤネル７に近いかあるいはシヨツトキ・ダイオー
ドＤに近いかは抵抗RC1，Rd3の値従つて残留電
圧U0またはトランジスタのスイツチング時間に
影響する。
制御電流が小さく（B＋D≪C）開閉速度
が低い場合埋込層部分２′と２″の間の間隙により
抵抗RC1の値が多少増大するがこれは残留電圧U0
の値の僅かな上昇として認められる。
が低い場合埋込層部分２′と２″の間の間隙により
抵抗RC1の値が多少増大するがこれは残留電圧U0
の値の僅かな上昇として認められる。
強い過制御の場合（B＋D〓C）この発明
による装置では電流Dが残留電圧にほとんど寄
与しないから対応する寸法の公知装置に比べて残
留電圧が低い。また電流Cが公知の装置の場合
程シヨツトキ・ダイオードのクランプ作用を低下
させないからトランジスタの動作が早くなる。
による装置では電流Dが残留電圧にほとんど寄
与しないから対応する寸法の公知装置に比べて残
留電圧が低い。また電流Cが公知の装置の場合
程シヨツトキ・ダイオードのクランプ作用を低下
させないからトランジスタの動作が早くなる。
この発明による装置は残留電圧が低いことによ
りより小さいトランジスタ構造の使用を可能にす
るがこのことも動作速度と実装密度の上昇に寄与
する。
りより小さいトランジスタ構造の使用を可能にす
るがこのことも動作速度と実装密度の上昇に寄与
する。
シヨツトキ・トランジスタ装置の場合約０℃乃
至25℃の低温ではその残留電圧U′0が上昇し、25
℃乃至70℃の高温では飽和する傾向があることに
よつて動作範囲が限定される。従つてこの発明に
よる残留電圧の低い高速シヨツトキ・トランジス
タ装置は従来の構造のものよりも広い温度範囲で
の動作が可能である。
至25℃の低温ではその残留電圧U′0が上昇し、25
℃乃至70℃の高温では飽和する傾向があることに
よつて動作範囲が限定される。従つてこの発明に
よる残留電圧の低い高速シヨツトキ・トランジス
タ装置は従来の構造のものよりも広い温度範囲で
の動作が可能である。
第５図、第５ａ図、第５ｂ図、第５ｃ図により
埋込層の二つの分割部分の配置とシヨツトキ・ト
ランジスタ装置の特性に及ぼすその影響を説明す
る。シヨツトキ・トランジスタ装置としては小型
構造と呼ばれているエミツタ長ａが10乃至40μｍ
のものを考える。第５ａ図乃至第５ｃ図はエピタ
キシアル層の上から見たもので第５図にはコレク
タ電極８、エミツタ電極９、組合せベース・シヨ
ツトキ電極１０／１１、ベース領域５、エミツタ
領域６およびコレクタ接触チヤネル７が他の図面
とは寸法を変えて示されている。装置の残留電圧
U0を極めて低い値とするためには埋込層部分
２′，２″の間の間隙を第５ａ図に示すように埋込
層上のエミツタ領域６と組合せ電極１０／１１の
投影の中間に置く。低い残留電圧値に対する要求
がそれ程強くない場合には部分２′，２″間の間隙
を第５ａ図程にはシヨツトキ・ダイオードの方に
近づけず第５ｂ図に示すようにほぼ中間位置に置
く。この場合にも残留電圧の低い第１図の公知装
置に比べて動作は迅速である。特に早い開閉速度
を必要とする場合には部分２′，２″間の間隙を第
５ｃ図に示すようにシヨツトキ・ダイオードＤか
ら更に離す。埋込層の両部分２′および２″の外端
は図に示すように常に一定の位置に保持すること
ができることを特に注意する。埋込層の間は各種
の方法で作ることができる。一つの法は適当なド
ープ物質のマスク拡散により埋込層を始めから二
つに分割して基板の表面に作ることである。マス
ク拡散の代りに例えばSi3N4マスク層を使用する
イオン注入によつてもよい。埋込層形成後のエピ
タキシアル層３の折出、ベース領域５とエミツタ
領域６および接触部の形成は通常の方法による。
埋込層の二つの分割部分の配置とシヨツトキ・ト
ランジスタ装置の特性に及ぼすその影響を説明す
る。シヨツトキ・トランジスタ装置としては小型
構造と呼ばれているエミツタ長ａが10乃至40μｍ
のものを考える。第５ａ図乃至第５ｃ図はエピタ
キシアル層の上から見たもので第５図にはコレク
タ電極８、エミツタ電極９、組合せベース・シヨ
ツトキ電極１０／１１、ベース領域５、エミツタ
領域６およびコレクタ接触チヤネル７が他の図面
とは寸法を変えて示されている。装置の残留電圧
U0を極めて低い値とするためには埋込層部分
２′，２″の間の間隙を第５ａ図に示すように埋込
層上のエミツタ領域６と組合せ電極１０／１１の
投影の中間に置く。低い残留電圧値に対する要求
がそれ程強くない場合には部分２′，２″間の間隙
を第５ａ図程にはシヨツトキ・ダイオードの方に
近づけず第５ｂ図に示すようにほぼ中間位置に置
く。この場合にも残留電圧の低い第１図の公知装
置に比べて動作は迅速である。特に早い開閉速度
を必要とする場合には部分２′，２″間の間隙を第
５ｃ図に示すようにシヨツトキ・ダイオードＤか
ら更に離す。埋込層の両部分２′および２″の外端
は図に示すように常に一定の位置に保持すること
ができることを特に注意する。埋込層の間は各種
の方法で作ることができる。一つの法は適当なド
ープ物質のマスク拡散により埋込層を始めから二
つに分割して基板の表面に作ることである。マス
ク拡散の代りに例えばSi3N4マスク層を使用する
イオン注入によつてもよい。埋込層形成後のエピ
タキシアル層３の折出、ベース領域５とエミツタ
領域６および接触部の形成は通常の方法による。
別の方法としては埋込層を最初連続して作り、
エピタキシアル層３の折出後基板の下面からの処
理によつて二つの部分２′と２″とに分割する。例
えば写真蝕刻により基板の下面から枚込層に達す
る溝を作つて埋込層を分割する。背面からのイオ
ン注入も一つの方法である。この場合基板１の背
面から次の二つの処理が考えられる。
エピタキシアル層３の折出後基板の下面からの処
理によつて二つの部分２′と２″とに分割する。例
えば写真蝕刻により基板の下面から枚込層に達す
る溝を作つて埋込層を分割する。背面からのイオ
ン注入も一つの方法である。この場合基板１の背
面から次の二つの処理が考えられる。
(a) 既に存在する埋込層の所定個所に埋込層のド
ープ物質に対して逆型のドープ物質のイオンを
注入してそこに高抵抗特に真性伝導性の間隙を
作る。
ープ物質に対して逆型のドープ物質のイオンを
注入してそこに高抵抗特に真性伝導性の間隙を
作る。
(b) 埋込層に予定されているドープ物質のイオン
二つの部分２′と２″の予定場所に注入する。
二つの部分２′と２″の予定場所に注入する。
イオンの侵入深さはその加速電圧によつて決定
されるから上の(a)および(b)の方法はエピタキシア
ル層３の折出後にも基板の背面から実施すること
ができる。これらの方法により埋込層の両部分を
製造工程の最後即ち領域５，６，７と電極８，
９，１０／１１の製作後に製作することが可能と
なる。その際エピタキシアル層３内に作られたト
ランジスタの各領域が基板の下面から行われるイ
オン注入の影響を受けることなく、イオン注入に
よつて生ずる基板１または埋込層に発生する結晶
欠陥の回復処理は全然必要としないか少くとも短
時間のものとすることができる。従つてプレーナ
トランジスタＴの各領域のドーピングによつて決
定される電気動性が後からのイオン注入過程によ
り悪化する惧はない。
されるから上の(a)および(b)の方法はエピタキシア
ル層３の折出後にも基板の背面から実施すること
ができる。これらの方法により埋込層の両部分を
製造工程の最後即ち領域５，６，７と電極８，
９，１０／１１の製作後に製作することが可能と
なる。その際エピタキシアル層３内に作られたト
ランジスタの各領域が基板の下面から行われるイ
オン注入の影響を受けることなく、イオン注入に
よつて生ずる基板１または埋込層に発生する結晶
欠陥の回復処理は全然必要としないか少くとも短
時間のものとすることができる。従つてプレーナ
トランジスタＴの各領域のドーピングによつて決
定される電気動性が後からのイオン注入過程によ
り悪化する惧はない。
やや大型の構造では二つ以上のエミツタ領域６
をその電極と共に設けることが可能である。これ
によつて埋込層の分割は小型構造の場合よりも結
合度を一層低下させる。第６図はこのような構造
の第一の実施例、第７図はその第二の実施例を示
す。これらの図面も上からエピタキシアル層を見
下したものである。第６図と第７図の左半分には
エピタキシアル層の上面においての各領域の配置
が示され、右半分には埋込層の両部分のトランジ
スタＴの各領域およびシヨツトキ・ダイオードＤ
に関連した配置が示されている。第６図の構造で
はトランジスタＴの二つのエミツタ領域６はコレ
クタ接触８と共にシヨツトキ・ダイオードＤの同
じ側にあるのに対して第７図の構造ではトランジ
スタＴの二つのエミツタ６がシヨツトキ・ダイオ
ードの両側に配置されている。
をその電極と共に設けることが可能である。これ
によつて埋込層の分割は小型構造の場合よりも結
合度を一層低下させる。第６図はこのような構造
の第一の実施例、第７図はその第二の実施例を示
す。これらの図面も上からエピタキシアル層を見
下したものである。第６図と第７図の左半分には
エピタキシアル層の上面においての各領域の配置
が示され、右半分には埋込層の両部分のトランジ
スタＴの各領域およびシヨツトキ・ダイオードＤ
に関連した配置が示されている。第６図の構造で
はトランジスタＴの二つのエミツタ領域６はコレ
クタ接触８と共にシヨツトキ・ダイオードＤの同
じ側にあるのに対して第７図の構造ではトランジ
スタＴの二つのエミツタ６がシヨツトキ・ダイオ
ードの両側に配置されている。
更に別の実施例を第８図と第９図に示す。この
場合も左半分はシヨツトキ・ベース組合せ電極１
０／１１に対するエミツタ領域とベース領域の配
置を示し、右半分は埋込層の両部分の配置を左半
分に対比して示す。
場合も左半分はシヨツトキ・ベース組合せ電極１
０／１１に対するエミツタ領域とベース領域の配
置を示し、右半分は埋込層の両部分の配置を左半
分に対比して示す。
次にこの発明による装置の試作品を使つた実験
結果を説明する。第１図と第３図の構造で寸法と
ドーピング濃度を同じにした試作品を比較した。
結果を説明する。第１図と第３図の構造で寸法と
ドーピング濃度を同じにした試作品を比較した。
試作品の規格は次の通りである。
基板：p+、比抵抗８Ωcm
エピタキシアル層３およびコレクタ領域４：ｎ、
比抵抗0.3Ωcm ベース領域５：ｐ、層抵抗230Ω／□ エミツタ領域６：n+、層抵抗7.5Ω／□ 埋込層部分２′，２″：層抵抗30Ω／□ エミツタ長ａ（エミツタ領域のシヨツトキ接触に
向つた縁辺の長さ）：21μｍ 部分２′，２″間の間隔：約12μｍ 埋込層部分間の間隙の位置と間隔は最適条件で
選ばれてはいない。更に層３のエピタキシアル成
長とそれに続くドーピング過程に生ずる加熱に基
く部分２′，２″からドーピング物質の外部拡散に
より始めに設定された埋込層部分間の間隔が減小
し約150Ωの結合抵抗RKだけが存在するのに対し
て比較のために作られた第１図による公知構造で
は無視できる程度になる。埋込層２の間隙は第５
ｂ図に従つて設ける。この規格による試作品の特
性は次の通りであつた。
比抵抗0.3Ωcm ベース領域５：ｐ、層抵抗230Ω／□ エミツタ領域６：n+、層抵抗7.5Ω／□ 埋込層部分２′，２″：層抵抗30Ω／□ エミツタ長ａ（エミツタ領域のシヨツトキ接触に
向つた縁辺の長さ）：21μｍ 部分２′，２″間の間隔：約12μｍ 埋込層部分間の間隙の位置と間隔は最適条件で
選ばれてはいない。更に層３のエピタキシアル成
長とそれに続くドーピング過程に生ずる加熱に基
く部分２′，２″からドーピング物質の外部拡散に
より始めに設定された埋込層部分間の間隔が減小
し約150Ωの結合抵抗RKだけが存在するのに対し
て比較のために作られた第１図による公知構造で
は無視できる程度になる。埋込層２の間隙は第５
ｂ図に従つて設ける。この規格による試作品の特
性は次の通りであつた。
第１図の公知シヨツトキ・トランジスタ装置：
コレクタ電流に対する制御電流の比B＋D／C
＝1.9−0.78に対して残留電圧U0はU0＝250−
340mV3段インバータの場合横方向走行時間の測
定値は14ns0 第３図に示した実施例： 同じ条件でU0＝167−326mV、横方向 走行時間＝11.3nsトランジスタの表面は接触個
所を除いて通常のように無機絶縁材料の層で覆わ
れているがこの層は図面には示されていない。電
極８，９はアルミニウムで作られ無堰層接触であ
る。ベース・シヨツトキ組合せ電極１０／１１も
アルミニウムとすることができるがコレクタ領域
４と電極１１の間には整流性の結合即ちシヨツト
キ接触が作られていなければならない。これらの
製作技術の詳細はよく知られている。
340mV3段インバータの場合横方向走行時間の測
定値は14ns0 第３図に示した実施例： 同じ条件でU0＝167−326mV、横方向 走行時間＝11.3nsトランジスタの表面は接触個
所を除いて通常のように無機絶縁材料の層で覆わ
れているがこの層は図面には示されていない。電
極８，９はアルミニウムで作られ無堰層接触であ
る。ベース・シヨツトキ組合せ電極１０／１１も
アルミニウムとすることができるがコレクタ領域
４と電極１１の間には整流性の結合即ちシヨツト
キ接触が作られていなければならない。これらの
製作技術の詳細はよく知られている。
プレーナトランジスタＴはpnpトランジスタと
することも可能である。この場合埋込層はp+導
電型となり、シヨツトキ接触はプレーナトランジ
スタのｐ型コレクタ領域との間に整流性の結合を
作るがｎ型ベース領域には無堰層接触であるよう
に選ぶ。このことは組合せ電極１０／１１の材料
としてアルミニウムを使用することによつて実現
される。最後に半導体材料としてはSiの外例えば
GaAsが使用可能である。
することも可能である。この場合埋込層はp+導
電型となり、シヨツトキ接触はプレーナトランジ
スタのｐ型コレクタ領域との間に整流性の結合を
作るがｎ型ベース領域には無堰層接触であるよう
に選ぶ。このことは組合せ電極１０／１１の材料
としてアルミニウムを使用することによつて実現
される。最後に半導体材料としてはSiの外例えば
GaAsが使用可能である。
第１０図に示した実施例ではプレーナトランジ
スタＴに対して二つのシヨツトキ・バリア・ダイ
オードD1，D2が使用され、その中の一方D1は第
３図の実施例と同様にプレーナトランジスタと組
合わされてシヨツトキ・トランジスタを構成す
る。第二のシヨツトキ・バリア・トランジスタ
D2はトランジスタＴのコレクタ４に接触するた
めのものである。従つてコレクタ通路抵抗と第一
シヨツトキ・バリア・ダイオードD1の間の結合
度は小さくなり、コレクタ通路抵抗と第二シヨツ
トキ・バリア・ダイオードの間の結合度は大きく
なつている。これに対しては三つの部分から成る
埋込層２がｐ基板１とｂエピタキシアル層３の間
に設けられる。結合を低下させるため第３図の場
合と同様に組合せ電極１０／１１の下方にある埋
込層部分２″は他の二つの互に連結している埋込
層部分２′および２〓から完全に分離され、その
分離間隔は前に述べた考え方に従つて決められ
る。第二シヨツトキ・バリア・ダイオードD2の
下方にある埋込層部分２〓は他の二つの部分２′，
２″よりも相当に高い電気伝導度を持つもので、
例えばn++型である。第二シヨツトキ・バリア・
ダイオードのシヨツトキ接触電極１４は同時にコ
レクタ電極８の機能を果すように選ばれている。
このような構造の長所は残留電圧が低くそれによ
つてシヨツトキ・バリア・ダイオードを通してコ
レクタがデカツプリングされた小型の高速度シヨ
ツトキ・トランジスタ装置が得られることであ
る。この装置はシヨツトキ技術による高速スイツ
チング回路に適している。その場合高い信号速度
を達成するため極めて小さいレベル差で動作し、
例えばハイレベルにはシヨツトキ・トランジスタ
のベース・エミツタ順電圧が使用され、低レベル
にはシヨツトキ・バリア・ダイオードを通してコ
レクタがデカソプリングされたシヨツトキ・トラ
ンジスタの残留電圧が使用される。
スタＴに対して二つのシヨツトキ・バリア・ダイ
オードD1，D2が使用され、その中の一方D1は第
３図の実施例と同様にプレーナトランジスタと組
合わされてシヨツトキ・トランジスタを構成す
る。第二のシヨツトキ・バリア・トランジスタ
D2はトランジスタＴのコレクタ４に接触するた
めのものである。従つてコレクタ通路抵抗と第一
シヨツトキ・バリア・ダイオードD1の間の結合
度は小さくなり、コレクタ通路抵抗と第二シヨツ
トキ・バリア・ダイオードの間の結合度は大きく
なつている。これに対しては三つの部分から成る
埋込層２がｐ基板１とｂエピタキシアル層３の間
に設けられる。結合を低下させるため第３図の場
合と同様に組合せ電極１０／１１の下方にある埋
込層部分２″は他の二つの互に連結している埋込
層部分２′および２〓から完全に分離され、その
分離間隔は前に述べた考え方に従つて決められ
る。第二シヨツトキ・バリア・ダイオードD2の
下方にある埋込層部分２〓は他の二つの部分２′，
２″よりも相当に高い電気伝導度を持つもので、
例えばn++型である。第二シヨツトキ・バリア・
ダイオードのシヨツトキ接触電極１４は同時にコ
レクタ電極８の機能を果すように選ばれている。
このような構造の長所は残留電圧が低くそれによ
つてシヨツトキ・バリア・ダイオードを通してコ
レクタがデカツプリングされた小型の高速度シヨ
ツトキ・トランジスタ装置が得られることであ
る。この装置はシヨツトキ技術による高速スイツ
チング回路に適している。その場合高い信号速度
を達成するため極めて小さいレベル差で動作し、
例えばハイレベルにはシヨツトキ・トランジスタ
のベース・エミツタ順電圧が使用され、低レベル
にはシヨツトキ・バリア・ダイオードを通してコ
レクタがデカソプリングされたシヨツトキ・トラ
ンジスタの残留電圧が使用される。
前に述べたイオン注入技術特に基板の下面から
のイオン注入により埋込層の形状をシヨツトキ・
コンタクトの下ではトランジスタの下においてよ
りもエピタキシアル層表面の近くまで拡がつてい
るように作ることができる。これによつてこの部
分の通路抵抗が減小する。
のイオン注入により埋込層の形状をシヨツトキ・
コンタクトの下ではトランジスタの下においてよ
りもエピタキシアル層表面の近くまで拡がつてい
るように作ることができる。これによつてこの部
分の通路抵抗が減小する。
第１図と第２図は公知のクランプダイオードを
使用するシヨツトキ・バリア・ダイオード・トラ
ンジスタの断面図と等価回路図、第３図と第４図
はこの発明の一つの実施例の断面図と等価回路
図、第５図乃至第９図はこの発明による二つの埋
込層部分の配置を概念的に示す平面図、第１０図
はこの発明の別の実施例の断面図である。第３図
において１は基板、２′と２″は埋込層の二つの部
分、３はエピタキシアル層、Ｄはシヨツトキ・バ
リア・ダイオード、Ｔはプレーナトランジスタで
ある。
使用するシヨツトキ・バリア・ダイオード・トラ
ンジスタの断面図と等価回路図、第３図と第４図
はこの発明の一つの実施例の断面図と等価回路
図、第５図乃至第９図はこの発明による二つの埋
込層部分の配置を概念的に示す平面図、第１０図
はこの発明の別の実施例の断面図である。第３図
において１は基板、２′と２″は埋込層の二つの部
分、３はエピタキシアル層、Ｄはシヨツトキ・バ
リア・ダイオード、Ｔはプレーナトランジスタで
ある。
Claims (1)
- 【特許請求の範囲】 １ 一つの半導体結晶内にプレーナトランジスタ
とシヨツトキ・ダイオードとを有し、プレーナト
ランジスタのベース領域とコレクタ領域との表面
の部分に金属被覆を備え、この金属被覆はプレー
ナトランジスタのコレクタ領域とともにシヨツト
キ接触を形成し、またプレーナトランジスタのベ
ース領域とともに無堰層接触を形成し、さらにプ
レーナトランジスタのコレクタ領域の下方とシヨ
ツトキ・ダイオードの下方にはコレクタ領域の導
電型でコレクタ領域より強くドープされた埋込層
を備えた半導体複合デバイスにおいて、シヨツト
キ・ダイオードＤ，Ｄ１の下方にある埋込層の部
分２″は、コレクタ領域４の接触電極８，１４を
介して接触している埋込層の部分２′から、コレ
クタ領域４の弱いドーピング度を有する部分によ
つて分離されていることを特徴とする半導体複合
デバイス。 ２ プレーナトランジスタの領域はエピタキシア
ル半導体層中に設けられており、埋込層の分離さ
れた両部分２′，２″は、エピタキシヤル半導体層
３の基板１に対する境界に存在することを特徴と
する特許請求の範囲第１項記載のデバイス。 ３ ベース領域５の下の埋込層部分２′がベース
領域５のシヨツトキ・バリア・ダイオードに対し
て反対の側においてエピタキシアル層３を横切つ
て設けられたコレクタ領域と同じ導電型の高い電
気伝導度を示す接触チヤネル７に連接し埋込層部
分２′とエピタキシアル層表面に設けられた無堰
層コレクタ電極８との間に導電結合を作ることを
特徴とする特許請求の範囲第２項記載のデバイ
ス。 ４ ベース領域５の下の埋込層部分２′がシヨツ
トキ・バリア・ダイオードに対して反対の側にお
いてベース領域より外に拡がり、この拡がつた部
分２〓の上方にエピタキシアル層３と共に第二の
シヨツトキ・バリア・ダイオードを形成するシヨ
ツトキ・電極１４が設けられ、埋込層部分２′の
電気接続はこのシヨツトキ電極を介して作られる
ことを特徴とする特許請求の範囲第１項または第
２項記載のデバイス。 ５ ベース領域５の下の埋込層部分２′は第二シ
ヨツトキ・バリア・ダイオードとプレーナトラン
ジスタのコレクタまたはエミツタ通路抵抗との間
の結合度が増大するように構成されていることを
特徴とする特許請求の範囲第４項記載のデバイ
ス。 ６ 埋込層部分２′のベース領域５よりも外に拡
がつた部分２〓が高い電気伝導度を示すことを特
徴とする特許請求の範囲第５項記載のデバイス。 ７ シヨツトキ電極１１，１４の下の埋込層部分
２″，２〓がトランジスタＴの下の埋込層部分
２′よりもエピタキシアル層３の表面の近くまで
拡がつていることを特徴とする特許請求の範囲第
１項乃至第６項の一つに記載のデバイス。 ８ 基板上のエピタキシアル成長半導体層３の表
面にプレーナトランジスタの各領域が作られ、そ
の上にシヨツトキ・バリア・ダイオードのシヨツ
トキ電極が設けられること、次に基板とエピタキ
シアル層の境界に高濃度にドープされた埋込層が
作られること、最後にプレーナトランジスタとシ
ヨツトキ・バリア・ダイオードの間の結合度を変
化させるためのドーピング不均一性が基板のエピ
タキシアル層に対して反対の側からのドーピング
処理によつて作られることを特徴とする半導体複
合デバイスの製造方法。 ９ 埋込層部分２′，２″がデバイスの製造に必要
なその他のドーピング処理の終了後にイオン注入
によつて作られることを特徴とする特許請求の範
囲第８項記載の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2639799A DE2639799C2 (de) | 1976-09-03 | 1976-09-03 | Halbleiterverbundanordnung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5331976A JPS5331976A (en) | 1978-03-25 |
| JPS63953B2 true JPS63953B2 (ja) | 1988-01-09 |
Family
ID=5987116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10576377A Granted JPS5331976A (en) | 1976-09-03 | 1977-09-02 | Composite semiconductor device and method of producing same |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4178603A (ja) |
| JP (1) | JPS5331976A (ja) |
| DE (1) | DE2639799C2 (ja) |
| FR (1) | FR2363895A1 (ja) |
| IT (1) | IT1087375B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156356A (en) * | 1979-05-11 | 1980-12-05 | Mitsubishi Electric Corp | Semiconductor ic and manufacture thereof |
| JPS55156357A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Ic device |
| JPS6281120A (ja) * | 1985-10-03 | 1987-04-14 | Fujitsu Ltd | 半導体装置 |
| US4814852A (en) * | 1987-12-07 | 1989-03-21 | Motorola, Inc. | Controlled voltage drop diode |
| JP4646297B2 (ja) | 2005-02-10 | 2011-03-09 | 不二精工株式会社 | ２重円筒によるコードで補強されたゴムシートの製造装置及び製造方法 |
| CN112533538B (zh) * | 2018-08-24 | 2024-04-16 | 株式会社岛津制作所 | X射线摄影装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3463975A (en) * | 1964-12-31 | 1969-08-26 | Texas Instruments Inc | Unitary semiconductor high speed switching device utilizing a barrier diode |
| US3506893A (en) * | 1968-06-27 | 1970-04-14 | Ibm | Integrated circuits with surface barrier diodes |
| JPS555295B2 (ja) * | 1971-09-10 | 1980-02-05 | ||
| US3943554A (en) * | 1973-07-30 | 1976-03-09 | Signetics Corporation | Threshold switching integrated circuit and method for forming the same |
| US3967307A (en) * | 1973-07-30 | 1976-06-29 | Signetics Corporation | Lateral bipolar transistor for integrated circuits and method for forming the same |
| US3877050A (en) * | 1973-08-27 | 1975-04-08 | Signetics Corp | Integrated circuit having guard ring schottky barrier diode and method |
| US4054898A (en) * | 1973-09-28 | 1977-10-18 | Robert Bosch Gmbh | Switching system to short-circuit a load with minimum residual voltage |
| US4032962A (en) * | 1975-12-29 | 1977-06-28 | Ibm Corporation | High density semiconductor integrated circuit layout |
-
1976
- 1976-09-03 DE DE2639799A patent/DE2639799C2/de not_active Expired
-
1977
- 1977-08-22 US US05/826,939 patent/US4178603A/en not_active Expired - Lifetime
- 1977-08-24 FR FR7725818A patent/FR2363895A1/fr active Granted
- 1977-09-01 IT IT27164/77A patent/IT1087375B/it active
- 1977-09-02 JP JP10576377A patent/JPS5331976A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4178603A (en) | 1979-12-11 |
| IT1087375B (it) | 1985-06-04 |
| DE2639799C2 (de) | 1984-04-12 |
| FR2363895A1 (fr) | 1978-03-31 |
| DE2639799A1 (de) | 1978-03-09 |
| FR2363895B1 (ja) | 1984-04-13 |
| JPS5331976A (en) | 1978-03-25 |
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