KR830002145Y1 - 게이트 제어 반도체 장치 - Google Patents

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KR830002145Y1
KR830002145Y1 KR2019790007455U KR790007455U KR830002145Y1 KR 830002145 Y1 KR830002145 Y1 KR 830002145Y1 KR 2019790007455 U KR2019790007455 U KR 2019790007455U KR 790007455 U KR790007455 U KR 790007455U KR 830002145 Y1 KR830002145 Y1 KR 830002145Y1
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데쯔로 스예오까
사도시 이시바시
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아마이 마사오
가부시기가이샤 메이덴샤
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Abstract

내용 없음.

Description

게이트 제어 반도체 장치
제1도는 종래의 게이트 제어 반도체장치의 평면도.
제2도는 제1도 II-II선으로 표시한 반도체장치의 종단면도.
제3도는 종래의 게이트 제어반도체 장치의 평면도.
제4도는 제3도의 IV-IV선으로 표시한 종래의 게이트 제어반도체 장치의 종단면도.
제5a도는 게이트 제어반도체 장치의 양극전류 특성을 표시하는 도표.
제5도는 종래의 게이트 제어반도체 장치의 터언-오프(Turn off)의 특성을 표시하는 확대표면도.
제5c도는 게이트 제어반도체 장치의 이상 터언-오프 특성을 표시하는 확대 평면도.
제6도는 본 고안에서 사용된 게이트 제어반도체 장치의 평면도.
제7도는 제6도의 VII-VII선으로 표시한 게이트제어반도체 장치의 종단면도.
제8도는 본 고안을 사용한 다른 게이트 제어반도체 장치의 평면도.
제9도는 제8도 IX-IX선으로 표시한 게이트 제어반도체 장치의 종단면도.
제10도는 본 고안을 사용한 다른 게이트 제어반도체 장치의 종단면도.
제11도는 제10도 XI-XI선으로 표시한 게이트 제어반도체 장치의 단면도.
제12도는 제10도 및 제11도의 게이트 제어반도체 장치의 변형태의 평면도.
제13도는 제12도 XII-XII선으로 표시한 게이트 제어반도체 장치의 종단면도.
제14도는 제12도 및 제13도의 게이트 제어반도체 장치의 라이프-타임(life time)의 특성을 표시하는 도표.
제6도 및 제7도에서 표시한 게이트제어 반도장치의 반도소자(1)의 벌크(bulk)는 양 N형이며 또한, P형 확산 영역인 P1층(2) N1층 벌크(3), P형 층간에 확산한 P2층(4) 및 N형 확산 영역인 환상N2층(5)을 포함한다.
본 고안은 삼직열 배열 정크션(Junction)을 설정하는 반도체의 네개의 층을 가진 반도체 물질로 된 웨이퍼(wafer)를 반도체 소자의 표면에 형성하고, 음극이 이미더(emitter)층에 부착한 금속층과 전술한 반도체소자에 오프(off) 신호를 공급하는 하나의 게이트전극 어셈블리(assembly)를 포함한 다수의 음극 어셈블리안으로 분할된 음극과 반도소자의 주전류 터언오프 시한을 변경하는 것과 그리고 전술한 게이트 어셈블리에 적어도 하나의 드레인(drain)전극과 전술한 음극이 이미터층 사이의 전류통로의 임피이던스를 균등하게 하는 임피이던스조 장치를 포함하는 게이트 제어반도체 장치에 관한 것이다.
본 고안은 반도체장치에 관한 것이지만, 더 상세히는 게이트 제어신호를 적용시켜서 온(on) 및 터언(turn) 되는 게이트반도체 장치의 게이트 구조의 개량에 관한 것으로 게이트 턴-오프 다이리스터(Thyristor)와 같은 게이트 제어반도체 장치는 통상의 삼단자 다이리스터와 유사하게 구성된다.
게이트 턴-오프 다이리스터는 게이트 전극에 전류를 공급시켜서 전도상태에서 비전도상태에 전단므로 주전류가 게이트 턴-오프 다이리스터를 경유하여 흐른다.
게이트 턴-오프 다이리스터는 음극 정크션을 역 바이어스하기 위하여 역방향으로 흐르는 전류인 음전류를 공급시켜 전도상태로부터 비전도 상태로 귀환된다.
가장 중요한 것은 음극과 게이트 전극 사이에 음극 전류를 효과적으로 제거하기 위하여, 횡저항을 일으키게 하는데 요하는 음극의 구성이다.
게이트 턴-오프 다이리스터가 역바이어스 신호의 공급으로 터언오프되면 게이트 턴-오프 다이리스터의 주전류 단속동작은 게이트 전극의 근처에서 시작하여 그후에 오프영역은 점차 중심부쪽으로 전달되고 결국에는 음극이 미터층으로 전달된다. 그결과로, 이 분야에서 잘 알려진 바와같이 음극과 게이트 다향한 구성이 전류저해 능력을 강화하기 위하여 제안되었다. 한 방법은 베이스(base)층의 횡방항을 작게하는 것이다.
상기의 이유와 같이 게이트 턴-오프 다이리스터의 형상은 음극이 가능한한 게이트전극 근처에 위치되게 설계하여 음극과 게이트전극 사이의 내부 임피이던스를 제거하게하는 것이다. 그러므로, 음극은 다수의 작은편으로 분할되고 결과적으로, 음극 및 게이트전극의 저항면의 길이가 불가피하게 길게되고 특히, 대용량게이트 턴-오프 다이리스터는 다수의 작은편으로 분할된다.
제1도와 제2도는, 게이트 턴-오프 다이리스터 형태로된 종래의 게니트 제어반도체 장치의 일예를 표시한 것으로서, 제1도와 제2도에서 번호 1은 반도체소자를 표시한다. 반도체소자(1)은 P형 영역인 P1층(2)벌크(3)층인 N1층 P형 영역인 P층(4) 그리고 N형 영역인 다수의 N2층(5)을 포함한다.
공동(6)은 P2층(4)의 표면 중심에 형성한 공동이다. 다수의 인벌류우트(involute) 홈(7)을 공동(6)과 연통되게 P2층(4)의 표면에 설한다. 홈(7)은 상호 동거리가되게 격설하였으며 금속층(8)을 공동(6)의 저부에 배설하고 금속층(8)을 브리지세그먼트(bridging segment)(8a)로 부터 반도체소자(1)의 주변을 향하여 홈(7)을 따라 연장한 다수의 인벌류우트형 연장부(8b)로 구성한다. 도선(9)을 게이트전극 어셈블리 G를 형성하게 금속층(8)의 브리지세그먼트(8a)에 연결한다. 인벌류유트 금속층(10)을 각개의 N2층(5)에 설한다. 구멍(11a)이 있는 원형 금속층(11)을 음극 어셈블리 K로 형성하여 금속층(10)에 고정시킨 다음 극어셈블리 K에 있어서, 즉 이미터영역(제2도 표시)의 폭은 주이미트층에서 완전히 일정하게 한다.
제3도 및 제4도는 게이트 터언오프 다이리스터의 다른 예를 표시하는데 저저항층(15)을 P2층(4)안에 매설하며 저저항층(15)은 P2층(4)에 고밀도 P++형 불순물을 확산시켜서 형성한다. 저저항층(15)은 P2층(4)의 중심부에 설한 원형브리지부(15a)와 그리고 브리지부(15a)로부터 전도소자(1)의 주변을 향하여 나선상으로 연장한 다수의 닌벌류우트 연장부(15b)로 구성된다. 인접연장부(15b) 사이의 거리 D는, 제1도 및 제2도의 장치의 경우와 같이 인정한다. 금속층(8)을 저저항층(15)의 브리지부(15a)와 접촉되게 설하여 게이트전극 어셈블리 G를 형성하고 다수의 인벌류우트 N2층(5)을 P2층(4)에 설한다.
환상 N2층(5)을 P2층(4)의 표면에 설하고, 그리고 환상금속층(11)을 N2층간에 고정시켜 음극 어셈블리 K를 형성하였다. 그러므로 제3도 및 제4도의 장치는, 대체로 제1도 및 제2도의 인벌류우트게이트 터언오프 다이리스터인 것이다.
제3도 및 제4도는 소자(1)의 면적효과는 P++층이 P2층(4)안에 매설되기 때문에 강화된다. 그러나, 게이트전극 어셈블리 G와 음극 어셈블리 K사이의 역전압에 저항하는 절연내력은 P++층(15)이 P2층(4)내에 형성하기 때문에 제1도 및 제2도의 장치의 그것보다 우수하다.
제1도, 제2도, 제3도 및 제4도 표시의 장치에 의하면, 반도체소자(1)가 온(on)상태에 있을때는 주전류는 P1N1P2N2층을 경유하여 양극 어셈블리 A로부터 음극 어셈블리 K에 흐른다.
반도체소자(1)를 터언오프하면 온(on)신호가 외부 게이트도선(9)으로부터 게이트전극 어셈블리 G에 공급되어 반도체소자(1)는 게이트전극 어셈블리 G로부터 제거된다.
주전류를 턴-오프하면 전류는 P2층(4) 및 N2층(5)으로 형성된 정크션에 역바이어스가 적용되도록 음극 어셈블리 K로부터 외부 게이트전극(7)을 향하여 흐른다. 이때 전류는 음극 어셈블리 K로부터 게이트음극 어셈블리 G에 흐르고 게이트전극 어셈블리 G의 반대측에 있는 N2층(5) 부분이 터언오프된다. 그후에 게이트전극의 반대측에 있는 음극부분은, 차례로 터언오프 상태로 귀환한다.
음극 어셈블리 K를 형성하는 N2층(3)은 게이트전극 어셈블리 G에서 공급되는 오프(off)신호에 의하여 제거되고, 음극영역을 흐르는 주전류는, 제5a도와 제5c도에서 표시된 바와같이 게이트전극 어셈블리 G에 저항부품이 없으면, 동시에 터언오프 되는데 제5a도 내지 제5c도는, 주전류(양극전류) 1A가 터언오프되었을 때에 음극 영역내의 전도면적의 다양함을 나타내는 것이며 반도체소자(1)의 주전류는 제5a도의 곡선 ℓ1로 표시한 바와같이 T=to~tn시간의 간격동안 저하된다.
역바이어스 신호를 음극-이미터층에 적용하면 반도체소자(1)를 시간간격 t0~t0동안 터언오프되며 제5c도에서 표시한 바와같이, 횡저항치 R 및 게이트전극 어셈블리 G의 저항치 rg가 0이면, 주전류의 오프 되는 제5c도의 점선으로 표시한 바와 같이 배전되어 터언오프되는 것은 제5c도의 점선으로 가상적으로 표시한 바와같이 한쌍의 연장부 8b와 8b사이의 반지름 방향 중심부를 흐르는 주전류 IA이다.
실제적인 게이트 터언오프 다이리스터에는 횡저항과 게이트저항이 있으므로 역바이어스 전압은 게이트 전극 어셈블리 G, 횡저항 및 게이트 전류 Ig의 임피이던스로 인하여 강하된다.
즉, 역바이어스 전압의 전압 강하는 게이트 전극 어셈블리 G의 드레인부터의 거리가 길어지기 때문에 높아진다. 그러므로 터언오프 영역은 제5b도의 점선표시와 같이 배전되며, 특히 음극 어셈블리 K내에서의 주전류 IA의 터언오프시한은 게이트전극의 드레인단자와 음극 부분의 거리가 보다 길기 때문에 늦어진다.
결과적으로, 터언오프되는 주전류 IA는 제5b도에서 표시한 바와같이, 음극 영역의 중심선의 반지름 방향말단부분에 위치하는 포인트(Point)에 집중한다.
전술한 장치에 의하면, 음극어셈블리 K내의 주전류의 전도영역은 작게되고 주전류 IA는, 결국에는 게이트전류 Ig가 최장의 전류통로를 경유하여 흐르기 때문에, 게이트 임피이던스가 최고 상태하에서 터언오프된다. 그러므로 전류 저해 능력이 게이트 전류통로의 길이보다 낮게 제한되므로 대용량게이트 제어 반도장치를 생산하는 것이 가능하게 되는 것이며 게이트 전극의 초기임피던스는 음극층의 횡저항과 더불어 낮게되어야 한다는 것이 중요한 것이다.
그러므로, 본 고안의 목적은 주전류의 터언오프시한을 게이트전극 및 음극의 구조를 개량시켜서 개량하는 고동작의 게이트 제어반도 장치를 제공하는 것이고 또다른 목적은 전류저해 능력을 모든 게이트 저류 통로의 저항치를 동등하게 하여 강화하는 고동작의 게이트 제어반도체 장치를 제공하는 것이다.
본 고안은 삼직열 배열 정크션을 설정하는 대체전도형의 네개의 층을 가진 반도체물질로 된 웨이피인 반도체소자가 양극 어셈블리와 음극어셈블리를 포위하는 게이트 전극어셈블리, 그리고 반도체소자의 주전류의 터언오프 시한을 변경하는 장치를 포함하는 게이트에 반도장치인 것이다.
첫째, 약 N형 실리콘(silicon) 웨이퍼를 제조한 다음 P1및 P2층을 갈륨을 확산시켜서 웨이퍼의 각개의 말단면위에 형성하고 그후에 음극층 N2를 N형층을 일정한 깊이로 확산시켜서 형성한다. 그리고 알미늄층을 증발시켜서 오옴(ohmic)전극을 형성하고 금속층(8)을 P2층(4)의 표면중심부에서 도선(9)을 금속층(8)에 연결한다. 제1게이트전극 어셈블리 G는 P2층과 금속층(8) 및 도선(9)을 포함한다.
제6도와 제7도에서 도시된 바와같이 저저항층(15)을 P2층(4)에 매설하되 저저항층(15)는 N2층(4)의 외부에 위치한 원형 브리지부(15a)와 P2층(4)의 중심부를 향하여 브리지부(15a)로부터 방사상으로 연장된 다수의 연장부(15b)로 구성되어 있다.
제6도에서 표시한 바와같이, 저저항층(15)의 각개의 연장부(15)는 부채형으로 형성되어 있으므로 연장부(15b)의 폭은 말단부에 이르면서 점차 작아진다. 그러므로, 유효이미터층(19)의 말단의 d1은 베이스(base)부의 폭보다 작다.
원형홈(16)을 층(4)의 표면을 저저항층(15)의 브리지부(15b)의 상면에까지 각설하여서, P2층(4)의 외측에 위치한 P2층(4)의 표면에 형성하고 원형금속층(17)을 고밀도 P++불순물층(15)의 브리지부(15b)와 접촉되게 홈(16)내에 배설하였다.
드레인 단자도선 (18)을 금속층(17)에 연결하되 도선(18)은 저임피이던스를 가진 비교적 큰 알미늄도선이다. 그러므로, 제2게이트전극 어셈블리 G2는 고밀도 P++불순물층으로 구성되고 또 브리지부(15a) 및 다수의 부채형 연장부(15b)로 구성된 저저항층(15)을 포함한다.
음극 어셈블리 K는 N2층(5)과 금속층(11)으로 형성한다. 즉, 제6도 표시와같이 N2층(5)은 주이미터층이고, 그리고 N2층(5)의 다수의 부채형부는 반도체소자(1)가 활성화 되었을때에 유효이미터층을 형성하여 여기서 가장 중요한 것은 각개의 연장부(15b)가 저저항층(15)의 브리기부(15a)에 연결된 베이스부의 폭보다 그 말단부의 폭이 좁은 방사형 부채로 형성되고 또 음극층이 대체로 많은 편으로 분할되는 것이다.
작용에 있어서, 온 신호는 제1게이트전극 어셈블리 G로부터 공급되며 오프신호는 제2게이트전극 어셈블리 G2로부터 공급된다.
반도체소자(1)를 터언오프하면 소자(1)는 제2적극 어셈블리 G2로부터 저거되므로 온 신호가 제1게이트 전극 어셈블리 G1로부터 음극어셈블리 K에 공급될때에는 게이트전류는 제1게이트전극 어셈블리 G1, P2층(4), N1층(3), N2층(5)(음극층) 및 제2게이트전극 어셈블리 G2로 형성된 루우프(loop)를 경유하여 흐른다 게이트전류는 제2게이트전극 어셈블리 G2측에 있는 N2층(5)부분이 터언 온 되게하고 그리고 그후에 주전류는 양극 어셈블리 A로부터 음극 어셉블라 K로 흐르기 시작한다. 주전류의 흐름에 의하여, N2층(5)의 전도영역은 N2층(5)의 제2게이트전극 어셈블리측으로부터 N2층(5)이 전영역에 확장된다.
그리고 주전류를 터언오프하면 전류는 P2층(4)과 N2(5)으로 형성된 정크션에 역바이어스를 적용시키게 원형금속층(17), 저저항층(P++불순물 15) 각개의 P++불순물층(15)과 P2층(4)을 경유하여 제2게이트전극 어셈블리 G2의 도선(18)으로부터 음극어셈블리 K를 향하여 흐르게되어, 제2게이트전극 어셈블리 G2의 반대측에 있는 부분은 차례로 오프상태로 귀환한다.
본 장치의 전류를 터언오프하면, 주전류는 음극층의 전체표면에서 동시에 전해된다. 그 이유는 저항치가 반도체소자(1)의 유효이미터층(19)의 구성으로 모든 게이트전류 통로에서 동등하게 되어서 연장부(15b)안의 말단부 폭이 베이스부의 폭보다 작아지지 때문이다. 유효 이미터층(19)을 설계함에 있어서는, 금속층(17)에서 먼부분에 있는 폭 d1을 가장 가까운 부분보다 작게 해야 된다. 유효 이미터층의 폭 d1과 d2의 비는 저저항층(15)의 방사형 방향의 저항치와 P형 베이스층내의 횡저항치에 의하여 결정한다.
제1도 내지 제4도 표시의 게이트 제어반도체 장치와 제6도 및 제7도의 게이트제어 반도체장치에 있어서 P1N1P2층을 형실리콘에 칼륨을 선택적으로 확산시키고 그후에 바론을 부분적으로 NPN층의 하나의 표면에서 확산시켜서 자리저항이 0.8(Ω/mm2)이 되게 하여서 제조하였다.
다음에 N형실리콘층을 에피택설(epitaxiaa) 방법으로 바론 확산층위에 형성하여 씨이트저항이 15Ωcm가 되게 하였다. 환상음극층을 N형 실리콘층의 표면위에 형성하고 또 인을 실리콘층위에 선택적으로 확산하였다.
상기와 같이 구성된 게이트 제어반도체 장치에 의하면 소요의 게이트 전류치는 0.2 내지 0.5암페어이며 그리고 순방향 전압강하는 2.5 내지 3.0볼트이었다. 또 절연내력은 850 내지 1400볼트이었다.
그러므로 동일한 동작이 종래장치와 본 고안의 장치에서 이 게트전류 특성인 순방향전압 강하 및 절연 내역으로 얻어진다. 종래의 게이트 제어반도체 장치에 있어서, 터언오프시간 간격은 3.0μS이었고 그리고 정격전류는 150-200 암페어있었다.
본 고안의 게이트제어 반도체장치는 전류 특성이나 터언오프특성이 종래의 게이트제어 반도체 장치보다 우수하다.
제8도 및 제9도는 본 고안의 게이트 오프다이리스터를 표시한다.
제8도 및 제9도에서 표시된 게이트 오프다이리스터디스크(disc)상 저저항층(20)이 P2층(4)내에 매설되었고 또 다수의 환상저저항층(21), (21b)(21c)이 저저항층(20)에 동심적으로 형성된다. 다수의 인벌류우트상 저저항층(22c)을 P2층(4)내에 형성하여 환상저저항층(21a)(21b)사이에 연결된다. 다수의 인벌류우트 저저항층(22c)을 P2층(4)내에 형성하여 환상저 저항층(21b)(21c)에 연결된다. 각개의 저저항층(20)(21a)(21b)(22a)(22b)(22c)들이 고밀도 P++형 불순물을 확산시켜서 형성된다. 저저항층(22a)을 환상 저저항층(21a)을 향하여, 층(20)으로부터 연장하여 저저항층(21a)에 연결된다.
통공(6)을 P2층(4)의 표면을 저저항층(20)의 상부 표면까지 각설하여서, P2층(4)의 중심부의 표면에 형성하고, 디스크상 금속층(8)을 증발알미늄으로 저저항층(20)위에 장설한다.
제1게이트 전극 어셈블리 G1은 저저항층(20)과 금속층(8)에 연결한 도선(9)을 포함한다. 원형홈(16)을 P2층(4)의 표면에서 사향으로 제일외측의 저저항층(22c) 상부표면에 이른게 P2층(4)의 외부연의 표면에 형성한다. 환상금속층을 저저항층(21c)에 장설하고, 다수의 드레인도선(8)을 금속층(17)에 연결한다.
제2게이트 음극 어셈블리 G2는 브리지부로서의 저저항층(20), 저저항층(22c), 저저항층(22b), 금속층(17) 및 도선(18)을 포함한다. 게이트제어반도체 장치내에는 유효 N형 이미터층(23a)(23b)(23c)을 형성한다. 유효음극 이미터층(23b)의 폭 d2는 유효음극 이미터층(23c)의 폭 d3보다 작게 설계한다.
제8도에서는 층(21a)(21b)(21c)의 폭들은 각각 r1, r2및 r3이다. 따라서 유효음극 이미터(23b)의 하부영역의 횡저항은 유효음극 이미터층(23a)(23c)의 하부영역의 그것보다적다.
이와 같은 상태하에 유효음극 이미터층(23b)은 초기에 오프로하고 유효음극 이머터층(23a)(23c)을 제1게이트 음극 어셈블리 G1과 제2게이트 음극 어셈블리 G2로부터 음극 어셈블리 K에 역바이어스 신호를 적용시켜서 오프로 한다.
그러므로 금속층(17)과 주전류가 결국에는 오프가되는 영역사이의 거리가 짧아서 전류저해능력이 강화된다. 그리고 삼직열 연결의 게이트 음극 멤버들이 상기의 실시예에서 형성되지만 2개 또는 그 이상이 형성되어 상기한 바와같은 동일한 동작을 얻게 된다.
제10도와 제11도는 본 고안의 또 다른 실시예를 표시하는 것으로 그 장치는 인벌류우트 게이트 음극 어셈블리 G1을 갖는다. 다수의 작은 단회로 공(24)을 P1층(2)내에 형성하고, 그리고 N1층(3)의 부분을 전술한 단회로 세그먼트로부터 공(24)안으로 돌입시킨다. 환언하면, 양극이미터 접합 J1을 N2층(3)의 단회로 돌출부에 의해서 P1층(2)과 N1층(3) 사이에 부분적으로 짧게 형성한다.
단회로 돌출부(25)는 다수의 서어클(circle)에 배설되므로 돌출부(25)의 수는 P1층(2)의 외측면을 향하여 증가하므로 단회로 돌출부(25)는 동심적으로 P1층(2)에 배설되므로 그농도는 중심부보다(2)의 외부분이 더 높다.
상기한 바와같이 구성된 장치를 터언오프하면 전류증폭률은 반도체소자(1)의 외부분에서는 더 낮게되고 게이트전극 어셈블리 G1의 중심부에서는 높게 된다. 터언오프 동작은 게이트음극 어셈블리 G1에서 원지리의 부분으로부터 시작되고, 반도체소자(1)의 중심부가 최후에 언오프된다. 그래서 전술한 장치의 전류저해능력은 소자(1)가 저임피이던스게이트 구동에 의하여 터언오프될 수 있으므로 증가된다.
제10도 및 제11도의 장치에서는 많은 돌출부(25)가 P2층(2)의 주변에 배설되고 약간의 돌출부(25)가 그 중심에 형성된다. 반도체소자(1) 주변의 단회로 저항은 게이트전극 어셈블리 G1에 가까운 중심의 그것보다 낮아서 게이트전극 어셈블리 G1사이의 임피이던스부품은 반도소자의 모든 영역에서 균등하게 된다. 반도체소자(1)의 모든 영역의 게이트 전극으로부터의 임피이던스 균등화에 의해서, 터언오프한 간격은 주전류가 반도체소자(1)의 모든 영역에 저해되기 때문에 극히 단축된다.
상기와 같이 구성된 장치에 의하여 터언오프 시간 간격을 종래의 게이트 제어반도체장치에 비하여 50-70%까지 단축되고 전류저해 능력도 극히 강화된다. 더욱이, 다른 게이트제어반도체 형치는 제10도 및 제11도의 게이트 터언오프다이리스터의 변형태중의 하나는 N2층(3)의 폭을 다양하게 하는 것인데 이로인하여 게이트전극 어셈블리 G2보다 효과가 극히 적다 또다른 변형태는 P1층(2)의 두께를 다양하게하는 것인데 이로 인하여 제1게이트전극 어셈블리 G1보다 효과가 극히 적다.
제12도 및 제13도는 제10도 및 제11도의 게이트 제어반체도 장치의 변형태를표시하는 것으로서 제12도와 제13도의 장치에서는 또한 본 고안은 채용하는데 게이트전극 어셈블리 G1이 P2층(4)의 표면중심부에 형성되고 제3도와 제4도의 형치에 유사한 인벌류우트형상으로 구성된다. 특히 제12도와 제13도의 형치에서는 금(金)이 N1층(3)내에 부분적으로 확산되므로 금확산층(26)의 밀도는 베이스층 N1층(3)내의 캐리어의 수명을 변경하기 위하여 오프게이트 전극어셈블리 G1으로부터의 거리에 따라서 변경된다.
다시 말하면 금확산층(26)이 N1층(3)내에 형성되므로 금의 밀도는 N1층(3)의 중심으로부터의 거리에 의하여 증가한다. 캐리어의 수명을 변경하는 하나의 방법으로서 방사선량제어를 채용하여도 좋다.
이와 같이 구성된 형치에 의하면 N1층(3)의 수명은 제14도 표시와 같이 변경한다. 환언하면 N2층(3)의 중심부의 수명은 게이트전극 어셈블리 G1으로부터의 거리에 따라서 외부의 그것보다 길다.
주전류를 터언오프할때에는 터언오프동작은 확산금의 밀도가 높고 게이트전극으로부터 먼 외부에서부터 시작된다. 그리고 그후에 주전류는 확산금의 밀도가 높고 게이트전극 어셈블리 G1에 까까운 중심부에서 결국은 저해된다.
본 고안은 상기한 실시예에 한정되지만 예컨대 증폭기능과 그 유사한 기능이 있는 다이리스터와 같은 다른 다양한 반도체 장치에 이용될 수 있다.
상기한 다양한 실시예와 관련하여 설명한 바와같이 본 고안과 관련된 게이트 제어반도체 형치에서는 게이트전극 어셈블리의 드레인 단자와 주전류가 결국에는 저해되는 장소사이의 내부임피이던스를 작게하는 방법이 실제적으로 반도체내에서 형성되어 다음과 같은 현저한 효과를 얻게되는 것이다. 본 고안은 우량한 특성과 경제적인 게이트 터언 오프다이리스터를 게이트전류 통로의 내부 임피이던스를 작게하여 얻을 수 있고 종래의 게이트제어 반도체 장치에 대해서 부가적이고 기계적인 부품을 요하지 않으므로 저렴한 가격으로 보급할 수 있을 뿐만 아니라 정크션 구역의 감소가 필요하지 않기 때문에 고도로 동작하는 장치에서 전류량을 감소함이 없이 얻을 수 있도록한 것이다.

Claims (1)

  1. 삼각열 배열 정크션을 설정하는 반도체에 P1층(2)과 N1층(3) 그리고 P2층(4)과 N2층(5)을 가진 반도체 물질로 된 웨이퍼(wafer)를 반도체소자(1)의 표면에 형성하고 음극 이미터층(23a)(23b)(23c)에 부착한 금속총(17)과 반도체소자(1)에 오프신호를 하는 게이트전극 어셈블리(G1-G2)를 포함한 다수의 음극 어셈블리(A)(K)안으로 분활된 음극과 반도체소자(1)의 주전류터언오프 시한을 변경하는 것과 게이트 어셈블리(G1)(G2)에 드레인(Drain)전극과 음극 이미터층(23a)(23b)(23c)사이에 전류통로의 임피이던즈를 균등하게 조절함을 특징으로 하는 게이트 제어반도체장치.
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