JPS6031266Y2 - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS6031266Y2 JPS6031266Y2 JP7839178U JP7839178U JPS6031266Y2 JP S6031266 Y2 JPS6031266 Y2 JP S6031266Y2 JP 7839178 U JP7839178 U JP 7839178U JP 7839178 U JP7839178 U JP 7839178U JP S6031266 Y2 JPS6031266 Y2 JP S6031266Y2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thyristor
- gate
- electrode
- gate turn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Description
【考案の詳細な説明】
本考案は、ゲート電流極性に応じてＯＮ、 ＯＦＦ動作
するゲートターンオフサイリスタ（以下ＧＴＯサイリス
タと略記する）に関し、特にゲート層を形成するベース
層中に低抵抗ゲート層を形成し、この低抵抗ゲート層を
ゲート電極として外部に引出す構造のサイリスタ構造に
関する。
するゲートターンオフサイリスタ（以下ＧＴＯサイリス
タと略記する）に関し、特にゲート層を形成するベース
層中に低抵抗ゲート層を形成し、この低抵抗ゲート層を
ゲート電極として外部に引出す構造のサイリスタ構造に
関する。
この種のＧＴＯサイリスタ構造を第１図に示す。
Ｐｌ、 Ｎ□、 Ｐ２． Ｎ２層の４層３接合の通常の
サイリスタ構造において、１２層には中間に低抵抗２０
層が埋込まれ、カソードＮ２層に隣接するＰ２層表面か
ら埋込Ｐ＋＋層に達するエツチングがなされ、この部分
にゲート電極Ｇを接着して外部引出しをする。
サイリスタ構造において、１２層には中間に低抵抗２０
層が埋込まれ、カソードＮ２層に隣接するＰ２層表面か
ら埋込Ｐ＋＋層に達するエツチングがなされ、この部分
にゲート電極Ｇを接着して外部引出しをする。
Ｐ＋＋層の平面構造としては、第２図に示すように電極
Ｇが接着される中央部からインボリュート曲線状に多数
本のＰ＋＋層を周辺部に向かって配置するもの、又は中
央部から放射状に配置するもの等がある。
Ｇが接着される中央部からインボリュート曲線状に多数
本のＰ＋＋層を周辺部に向かって配置するもの、又は中
央部から放射状に配置するもの等がある。
こうした構造のサイリスタは、Ｓｉ面積利用率が良く、
製造行程も従来形に比べて比較的簡単であるし、ターン
オフ時の特性も優れているが、ターンオフ時の点弧電流
低減が望まれていた。
製造行程も従来形に比べて比較的簡単であるし、ターン
オフ時の特性も優れているが、ターンオフ時の点弧電流
低減が望まれていた。
本考案の目的は、点弧感度を向上するにあり、カソード
Ｎ２層に隣接する１２層に別個のＮ３層を設けることで
主サイリスタ点弧のための補助サイリスタを構成し、こ
のＮ３層の少なくとも一部が投影面上で埋込層Ｐ＋＋層
と重ならないように構成することで補助サイリスタの点
弧感度を高め、ひいてはＧＴＯサイリスタの点弧特性を
改善する。
Ｎ２層に隣接する１２層に別個のＮ３層を設けることで
主サイリスタ点弧のための補助サイリスタを構成し、こ
のＮ３層の少なくとも一部が投影面上で埋込層Ｐ＋＋層
と重ならないように構成することで補助サイリスタの点
弧感度を高め、ひいてはＧＴＯサイリスタの点弧特性を
改善する。
第３図は本考案の一実施例を示す断面構造である。
埋込層Ｐ＋＋層を形成した後、エピタキシャル法により
形成される１２層のうち、Ｎ２層に囲まれたｐ２７部分
にＮ２層形成と同時にＮ３層を拡散で形成する。
形成される１２層のうち、Ｎ２層に囲まれたｐ２７部分
にＮ２層形成と同時にＮ３層を拡散で形成する。
このとき、Ｎ３層の投影面上にはＰ＋＋層部分が重なら
ないようにＰ＋＋層を形成している。
ないようにＰ＋＋層を形成している。
Ｎ３層と２２層の間にはＰ＋＋層に達するエツチング孔
を設け、この孔に接着する電極のをＮ３層表面とＮ２側
Ｐ２′表面にまたがってＰ＋＋層の電極にする。
を設け、この孔に接着する電極のをＮ３層表面とＮ２側
Ｐ２′表面にまたがってＰ＋＋層の電極にする。
また中央部のＰ２′層表面に電極ＧＭを接着する。
なお、電極Ｇと０Ｍ間に設けるダイオードＤは、ターン
オフ動作時のゲート電流をバイパスさせるためのもので
ある。
オフ動作時のゲート電流をバイパスさせるためのもので
ある。
こうした構造において、ゲートＧから電極ＧＭを通して
Ｐ２′層に流したゲート電流でＮ３層からなる補助サイ
リスタ部をＯＮさせるが、Ｎ３層とｐ＋＋層を対向させ
ないために、Ｎ３層からＮ１層に注入される電子の流れ
が胆害されることがない。
Ｐ２′層に流したゲート電流でＮ３層からなる補助サイ
リスタ部をＯＮさせるが、Ｎ３層とｐ＋＋層を対向させ
ないために、Ｎ３層からＮ１層に注入される電子の流れ
が胆害されることがない。
即ち、本考案は埋込んだＰ＋＋層が点弧部の広がりを阻
害する事を実験的に確認し、従って、積極的に点弧さす
べき領域に対してはＰ＋＋層を除去したものである。
害する事を実験的に確認し、従って、積極的に点弧さす
べき領域に対してはＰ＋＋層を除去したものである。
この結果、Ｎ３層の点弧感度が向上し、小さいゲート電
流で補助サイリスタをＯＮさせることができ、ひいては
Ｎ２層からなる主サイリスタ部も微小ゲート電流で点弧
できることになる。
流で補助サイリスタをＯＮさせることができ、ひいては
Ｎ２層からなる主サイリスタ部も微小ゲート電流で点弧
できることになる。
さらに、Ｎ３層からなる補助サイリスク部のスイッチン
グ速度が埋込層Ｐ＋＋層を均等に分散させたＮ２層から
なる主サイリスク部側に比べて速いため、Ｎ３層の略全
面が点弧して充分な大きさの電流を電極αを通してＰ＋
＋層−Ｐ２′層−Ｎ２層に、あるいは電極Ｇｃ −Ｐ２
’層−Ｎ２層に流すことができ、従って、主サイリスタ
のＯＮ性能を格段に向上させることができる。
グ速度が埋込層Ｐ＋＋層を均等に分散させたＮ２層から
なる主サイリスク部側に比べて速いため、Ｎ３層の略全
面が点弧して充分な大きさの電流を電極αを通してＰ＋
＋層−Ｐ２′層−Ｎ２層に、あるいは電極Ｇｃ −Ｐ２
’層−Ｎ２層に流すことができ、従って、主サイリスタ
のＯＮ性能を格段に向上させることができる。
第４図乃至第６図は本考案の他の実施例を示し、第４図
ではＮ３層とＮ２側Ｐ２′層を直接に接続したものであ
り、Ｐ＋＋層をＯＦＦ用のみに使用する場合である。
ではＮ３層とＮ２側Ｐ２′層を直接に接続したものであ
り、Ｐ＋＋層をＯＦＦ用のみに使用する場合である。
この場合、Ｎ３層の電流がＮ２層周辺部のみに流れ、こ
の部分を集中的に初期点弧させる。
の部分を集中的に初期点弧させる。
第５図の場合、第４図と異なってエツチングにより露出
したＰ＋＋層表面にＮ＋＋層を拡散又はＡｕＳｂの合金
で設け、この表面に電極０を形威している。
したＰ＋＋層表面にＮ＋＋層を拡散又はＡｕＳｂの合金
で設け、この表面に電極０を形威している。
これによりＰ＋＋層とＮ＋＋層からなる接合でダイオー
ドＤが不要になる。
ドＤが不要になる。
このダイオードの形成は第３図の場合にも適用できる。
第６図の場合 ｐ＋＋層上にエピタキシャル成長層Ｐ２
′を形威するときにＰ＋＋層の表面を多結晶化Ｘさせ、
この部分にＮ形不純物を拡散してＮ層を形威し、ＰＮ接
合を設けたものである。
′を形威するときにＰ＋＋層の表面を多結晶化Ｘさせ、
この部分にＮ形不純物を拡散してＮ層を形威し、ＰＮ接
合を設けたものである。
なお、実施例におけるＮ３層の位置は中央部に限られる
ものでない。
ものでない。
以上説明したとうり、本考案によるゲートターンオフサ
イリスタはゲートターンオフ機能を低下させることなく
、従来問題であった点弧感度を向上させる効果がある。
イリスタはゲートターンオフ機能を低下させることなく
、従来問題であった点弧感度を向上させる効果がある。
第１図は本考案に係るゲートターンオフサイリスタを示
す側断面構造図、第２図は第１図におけるＰ２＋＋層の
平面構造図、第３図は本考案の一実施例を示す要部構造
図、第４図乃至第６図は本考案の他の実施例を示す要部
構造図である。
す側断面構造図、第２図は第１図におけるＰ２＋＋層の
平面構造図、第３図は本考案の一実施例を示す要部構造
図、第４図乃至第６図は本考案の他の実施例を示す要部
構造図である。
Claims (1)
- 【実用新案登録請求の範囲】 ゲート層を形成する１２層中に抵抗Ｐ＋＋層が埋込まれ
、このＰ＋＋層を制御電極とし外部に引出す構造のＰｌ
、 Ｎ□、Ｐ２．Ｎ２層よりなるゲートターンオフサイ
リスタにおいて、前記Ｐ＋＋層の中央部に該Ｐ＋＋層を
形成しない領域を設け、この領域の投影面上にＮ３層を
設け、このＮ３層に囲まれたＰ２層表面にオンゲート電
極を設け、前記Ｎ３層表面の一部から前ｐ。 層周辺のＰ２層表面の一部又は周辺上に電流経路を設け
、前記Ｐ＋＋層から前記オン用ゲート電極の方向に電流
を流す向きにダイオードを設けた構造を特徴とするゲー
トターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7839178U JPS6031266Y2 (ja) | 1978-06-08 | 1978-06-08 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7839178U JPS6031266Y2 (ja) | 1978-06-08 | 1978-06-08 | ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54179072U JPS54179072U (ja) | 1979-12-18 |
| JPS6031266Y2 true JPS6031266Y2 (ja) | 1985-09-18 |
Family
ID=28995423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7839178U Expired JPS6031266Y2 (ja) | 1978-06-08 | 1978-06-08 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031266Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348133Y2 (ja) * | 1980-04-22 | 1988-12-12 |
-
1978
- 1978-06-08 JP JP7839178U patent/JPS6031266Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54179072U (ja) | 1979-12-18 |
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