JPH11145448A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11145448A JPH11145448A JP30392097A JP30392097A JPH11145448A JP H11145448 A JPH11145448 A JP H11145448A JP 30392097 A JP30392097 A JP 30392097A JP 30392097 A JP30392097 A JP 30392097A JP H11145448 A JPH11145448 A JP H11145448A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- current
- contact
- unit
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】遮断可能な電流が大きい半導体装置を提供する
こと。 【解決手段】該カソード電極とこれと接触する半導体層
との界面の接触抵抗による電圧降下が定格電流通流時に
０.０２Ｖ〜１.０Ｖであることを特徴とする半導体装
置。
こと。 【解決手段】該カソード電極とこれと接触する半導体層
との界面の接触抵抗による電圧降下が定格電流通流時に
０.０２Ｖ〜１.０Ｖであることを特徴とする半導体装
置。
Description
【０００１】
【発明の属する技術分野】本発明は、大電流をオン及び
オフ動作する半導体スイッチング素子及びそれを用いた
装置に係わるもので、特にターンオフ時に電流遮断能力
の高い半導体装置に関する。
オフ動作する半導体スイッチング素子及びそれを用いた
装置に係わるもので、特にターンオフ時に電流遮断能力
の高い半導体装置に関する。
【０００２】
【従来の技術】大電流，大電力用の半導体スイッチング
素子の遮断耐量を向上する従来技術として例えば、ウエ
ハ上に多数の楕円形のエミッタ電極を放射線上に均等に
配置してウエハ内での均一なスイッチング動作を狙った
ＧＴＯ（Gate Turn−OffThyristor ）や単位セル構造を
ストライプや格子状に均等配置して構成したIGBT（Insu
lated Gate Bipolar Transistor ）がよく知られてい
る。これらの素子では、電流を流す定常オン状態，ター
ンオンターンオフといったスイッチング動作時のいずれ
の場合においても、素子を構成する個々の単位セルが均
一に動作することを理想として、設計されてきた。さら
に、特開昭63−301563号に公開されている技術では、よ
り均一なスイッチング動作を目的として、ｎエミッタ層
とカソード電極との間に新たに抵抗層を設け電流集中を
防止する半導体装置が提示されている。
素子の遮断耐量を向上する従来技術として例えば、ウエ
ハ上に多数の楕円形のエミッタ電極を放射線上に均等に
配置してウエハ内での均一なスイッチング動作を狙った
ＧＴＯ（Gate Turn−OffThyristor ）や単位セル構造を
ストライプや格子状に均等配置して構成したIGBT（Insu
lated Gate Bipolar Transistor ）がよく知られてい
る。これらの素子では、電流を流す定常オン状態，ター
ンオンターンオフといったスイッチング動作時のいずれ
の場合においても、素子を構成する個々の単位セルが均
一に動作することを理想として、設計されてきた。さら
に、特開昭63−301563号に公開されている技術では、よ
り均一なスイッチング動作を目的として、ｎエミッタ層
とカソード電極との間に新たに抵抗層を設け電流集中を
防止する半導体装置が提示されている。
【０００３】
【発明が解決しようとする課題】上記、従来技術では一
つにはエミッタ数を増やすことにより、ユニットあたり
の分担電流を減らし、遮断耐量を向上するものである
が、ユニット間の電流ばらつきは解消できず、大幅な耐
量向上にはつながらない。また、もう一つのｎエミッタ
層とカソード電極との間に新たに抵抗層を設ける方法で
は、ユニット間の電流集中は緩和できるものの、製造プ
ロセスを増やすことになり、プロセスの煩雑化をともな
ってしまうという問題を有していた。
つにはエミッタ数を増やすことにより、ユニットあたり
の分担電流を減らし、遮断耐量を向上するものである
が、ユニット間の電流ばらつきは解消できず、大幅な耐
量向上にはつながらない。また、もう一つのｎエミッタ
層とカソード電極との間に新たに抵抗層を設ける方法で
は、ユニット間の電流集中は緩和できるものの、製造プ
ロセスを増やすことになり、プロセスの煩雑化をともな
ってしまうという問題を有していた。
【０００４】本発明の目的は、上記の従来技術の問題点
を解決し、製造プロセスを煩雑にすることなく、ターン
オフ時の電流集中を緩和し、遮断電流を向上することの
できる半導体装置を提供することにある。
を解決し、製造プロセスを煩雑にすることなく、ターン
オフ時の電流集中を緩和し、遮断電流を向上することの
できる半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するに
は、断面構造が単位セル構造の並列繰り返しから構成さ
れ、各単位セル部分が一対の主表面を共有し、一方主表
面側はアノード電極と接触し、他方主表面はカソード電
極とゲート電極とに接触し、カソード電極に接する半導
体層はｐｎ接合及び異種媒体により分離された多数の短
冊状領域からなり、カソード電極とアノード電極間には
互いに相異なる導電型の半導体層を隣り合わせた４層も
しくは３層の半導体層を有する半導体素子において、該
カソード電極とこれと接触する半導体層との界面の接触
抵抗による電圧降下が定格電流通流時に０.０２Ｖ〜１.
０Ｖとすること、或いは、断面構造が単位セル構造の並
列繰り返しから構成され、各単位セル部分が一対の主表
面を共有し、一方主表面側はアノード電極と接触し、他
方主表面はカソード電極とゲート電極とに接触し、カソ
ード電極に接する半導体層はｐｎ接合及び異種媒体によ
り分離された多数の短冊状領域からなり、カソード電極
とアノード電極間には互いに相異なる導電型の半導体層
を隣り合わせた４層もしくは３層の半導体層を有する半
導体素子において、該アノード電極とこれと接触する半
導体層との界面の接触抵抗による電圧降下が定格電流通
流時に０.０２Ｖ〜１.０Ｖ とすること、により達成さ
れる。
は、断面構造が単位セル構造の並列繰り返しから構成さ
れ、各単位セル部分が一対の主表面を共有し、一方主表
面側はアノード電極と接触し、他方主表面はカソード電
極とゲート電極とに接触し、カソード電極に接する半導
体層はｐｎ接合及び異種媒体により分離された多数の短
冊状領域からなり、カソード電極とアノード電極間には
互いに相異なる導電型の半導体層を隣り合わせた４層も
しくは３層の半導体層を有する半導体素子において、該
カソード電極とこれと接触する半導体層との界面の接触
抵抗による電圧降下が定格電流通流時に０.０２Ｖ〜１.
０Ｖとすること、或いは、断面構造が単位セル構造の並
列繰り返しから構成され、各単位セル部分が一対の主表
面を共有し、一方主表面側はアノード電極と接触し、他
方主表面はカソード電極とゲート電極とに接触し、カソ
ード電極に接する半導体層はｐｎ接合及び異種媒体によ
り分離された多数の短冊状領域からなり、カソード電極
とアノード電極間には互いに相異なる導電型の半導体層
を隣り合わせた４層もしくは３層の半導体層を有する半
導体素子において、該アノード電極とこれと接触する半
導体層との界面の接触抵抗による電圧降下が定格電流通
流時に０.０２Ｖ〜１.０Ｖ とすること、により達成さ
れる。
【０００６】即ち、本発明による半導体装置は、カソー
ド電極−ｎエミッタ接触領域もしくはアノード電極−ｐ
エミッタ接触領域に従来に比べ大きい接触抵抗を有して
いる。これらの抵抗成分は半導体装置を構成するｎＥ層
が互いに分離された多数の短冊状ユニットの各々のアノ
ード−カソード端子間に直列に接続されている。素子の
ターンオフ過程では上記多数のユニットが一斉に電流を
切ろうとするが、実際には各ユニットのゲート電極コン
タクト部位とゲートリード接続部位までの電極抵抗やイ
ンダクタンスがユニットの配置位置で異なるためや、或
いは、各ユニットの製造工程に起因する特性ばらつきに
より、ユニット相互の動作が均一とならず、電流分担に
アンバランスが生じる。また、このアンバランスはター
ンオフのように短時間の過渡現象において、著しくな
る。
ド電極−ｎエミッタ接触領域もしくはアノード電極−ｐ
エミッタ接触領域に従来に比べ大きい接触抵抗を有して
いる。これらの抵抗成分は半導体装置を構成するｎＥ層
が互いに分離された多数の短冊状ユニットの各々のアノ
ード−カソード端子間に直列に接続されている。素子の
ターンオフ過程では上記多数のユニットが一斉に電流を
切ろうとするが、実際には各ユニットのゲート電極コン
タクト部位とゲートリード接続部位までの電極抵抗やイ
ンダクタンスがユニットの配置位置で異なるためや、或
いは、各ユニットの製造工程に起因する特性ばらつきに
より、ユニット相互の動作が均一とならず、電流分担に
アンバランスが生じる。また、このアンバランスはター
ンオフのように短時間の過渡現象において、著しくな
る。
【０００７】本発明では特定のユニットに電流が集中
し、このユニットの分担電流が増加しようとすると、付
加した抵抗成分の電圧降下が増大する。しかし、ユニッ
ト内の各電極間の電圧は多数のユニット全体からなるペ
レットの状態できまり、ほとんど変化しないため、ｎｐ
ｎトランジスタ構造部分のｎエミッタ／ｐベース接合の
順バイアスが減少し、ｎエミッタからの電子の注入を抑
制して電流を制限する方向に働く。
し、このユニットの分担電流が増加しようとすると、付
加した抵抗成分の電圧降下が増大する。しかし、ユニッ
ト内の各電極間の電圧は多数のユニット全体からなるペ
レットの状態できまり、ほとんど変化しないため、ｎｐ
ｎトランジスタ構造部分のｎエミッタ／ｐベース接合の
順バイアスが減少し、ｎエミッタからの電子の注入を抑
制して電流を制限する方向に働く。
【０００８】この結果、本発明による半導体装置ではタ
ーンオフ時に過剰の電流を他のユニットに分散させ、特
定ユニットへの過剰な電流集中を防ぐ作用を有してい
る。
ーンオフ時に過剰の電流を他のユニットに分散させ、特
定ユニットへの過剰な電流集中を防ぐ作用を有してい
る。
【０００９】また、この作用はアノード電極側のｐｎｐ
トランジスタ構造部分でも同様に働く。すなわち、本発
明による半導体装置で、アノード電極−ｎエミッタ接触
領域もしくはアノード電極−ｐエミッタ接触領域に従来
に比べ大きい接触抵抗を有している場合には、ターンオ
フ過程で特定のユニットの分担電流が増え始めると、そ
のユニットの接触抵抗部での電圧分担が増加し、ｐエミ
ッタ／ｎベース接合の順バイアス電圧が減少して、ｐエ
ミッタからのホールの注入を抑制して電流の増加を防ぐ
作用を有している。
トランジスタ構造部分でも同様に働く。すなわち、本発
明による半導体装置で、アノード電極−ｎエミッタ接触
領域もしくはアノード電極−ｐエミッタ接触領域に従来
に比べ大きい接触抵抗を有している場合には、ターンオ
フ過程で特定のユニットの分担電流が増え始めると、そ
のユニットの接触抵抗部での電圧分担が増加し、ｐエミ
ッタ／ｎベース接合の順バイアス電圧が減少して、ｐエ
ミッタからのホールの注入を抑制して電流の増加を防ぐ
作用を有している。
【００１０】
【発明の実施の形態】以下、本発明による半導体装置の
実施例を図面により詳細に説明する。
実施例を図面により詳細に説明する。
【００１１】図１は本発明の第一の実施例を示す図であ
る。（ａ）は装置全体の平面図、(ｂ)は（ａ）に示した
ａ−ａ線の縦断面図で３つのＧＴＯユニットを含んでい
る。
る。（ａ）は装置全体の平面図、(ｂ)は（ａ）に示した
ａ−ａ線の縦断面図で３つのＧＴＯユニットを含んでい
る。
【００１２】該実施例の半導体装置は、断面が第１の半
導体層であるｎ型のｎＥ層４，第２の半導体層であるｐ
型のｐＢ層５，第３の半導体層であるｎ型低不純物濃度
のｎＢ層６，第４の半導体層であるｐ型高不純物濃度の
ｐＥ層７，第５の半導体層であるｎ型のｎ+ 層８を具備
する半導体基体１００及び、ｐＥ層４に接触するアノー
ド電極３，ｎＥ層４と接触するカソード電極１，ｐＢ層
と接触するゲート電極２で構成され、平面形状がカソー
ド、ｎＥ層が短冊状、ｐＥ層が楕円状であるＧＴＯユニ
ットを、図１（ａ）に示すように同心円上に一定間隔
で、動径方向にも複数配置したぺレット２００で構成さ
れ、カソード電極１を構成する電極材料とｎＥ層４の表
面濃度とは、その接触領域５０での抵抗がもたらす電圧
降下ΔＶが素子の定格電流通流時に０.０２Ｖ〜1.0Ｖと
なるように以下に説明するように選択してある。
導体層であるｎ型のｎＥ層４，第２の半導体層であるｐ
型のｐＢ層５，第３の半導体層であるｎ型低不純物濃度
のｎＢ層６，第４の半導体層であるｐ型高不純物濃度の
ｐＥ層７，第５の半導体層であるｎ型のｎ+ 層８を具備
する半導体基体１００及び、ｐＥ層４に接触するアノー
ド電極３，ｎＥ層４と接触するカソード電極１，ｐＢ層
と接触するゲート電極２で構成され、平面形状がカソー
ド、ｎＥ層が短冊状、ｐＥ層が楕円状であるＧＴＯユニ
ットを、図１（ａ）に示すように同心円上に一定間隔
で、動径方向にも複数配置したぺレット２００で構成さ
れ、カソード電極１を構成する電極材料とｎＥ層４の表
面濃度とは、その接触領域５０での抵抗がもたらす電圧
降下ΔＶが素子の定格電流通流時に０.０２Ｖ〜1.0Ｖと
なるように以下に説明するように選択してある。
【００１３】図２はｎＥ層不純物濃度と接触抵抗およ
び、カソード面積０.７mm2／unit，定格電流１Ａ／uint
としたとき電圧降下ΔＶの関係を示したものである。電
極材料で決まる障壁高さの値に応じて、所望の電圧降下
を実現する不純物濃度の範囲が存在する。障壁高さφＢ
＝０.６ｅＶ の金属材料を選択した場合、不純物濃度を
５×１０18〜２×１０19cm-3とすれば、電圧降下ΔＶを
０.０２Ｖ〜１.０Ｖとすることができる。図４は電圧降
下ΔＶが０.０２Ｖ〜１.０Ｖを満足する障壁高さφＢと
ｎＥ表面不純物濃度ＮｎＥの範囲をハッチングで示した
ものである。
び、カソード面積０.７mm2／unit，定格電流１Ａ／uint
としたとき電圧降下ΔＶの関係を示したものである。電
極材料で決まる障壁高さの値に応じて、所望の電圧降下
を実現する不純物濃度の範囲が存在する。障壁高さφＢ
＝０.６ｅＶ の金属材料を選択した場合、不純物濃度を
５×１０18〜２×１０19cm-3とすれば、電圧降下ΔＶを
０.０２Ｖ〜１.０Ｖとすることができる。図４は電圧降
下ΔＶが０.０２Ｖ〜１.０Ｖを満足する障壁高さφＢと
ｎＥ表面不純物濃度ＮｎＥの範囲をハッチングで示した
ものである。
【００１４】図２には従来の範囲も示してある。従来は
障壁高さが高い場合にも良好なオーミック接触を形成す
るために、ｎＥ層の表面不純物濃度を１０20cm-3程度の
高濃度としていた。
障壁高さが高い場合にも良好なオーミック接触を形成す
るために、ｎＥ層の表面不純物濃度を１０20cm-3程度の
高濃度としていた。
【００１５】また、図３は図２において、接触領域の抵
抗が変化する理由をモデル的に示したものである。カソ
ード−ｎエミッタ接合付近縦断面の拡大図とこれに対応
した伝導帯のエネルギーバンド図である。電極材料とｎ
Ｅ表面濃度に応じて接触領域５０と半導体領域側の極薄
い遷移領域のエネルギーバンド構造が変化し、この部分
の抵抗を変化させる。障壁高さを大きくしたり不純物濃
度を低濃度化して、障壁の高さと幅を調節して、点線に
示す従来に比べ、実効的な抵抗を増大させることができ
る。
抗が変化する理由をモデル的に示したものである。カソ
ード−ｎエミッタ接合付近縦断面の拡大図とこれに対応
した伝導帯のエネルギーバンド図である。電極材料とｎ
Ｅ表面濃度に応じて接触領域５０と半導体領域側の極薄
い遷移領域のエネルギーバンド構造が変化し、この部分
の抵抗を変化させる。障壁高さを大きくしたり不純物濃
度を低濃度化して、障壁の高さと幅を調節して、点線に
示す従来に比べ、実効的な抵抗を増大させることができ
る。
【００１６】次に、以上の手段で構成された図１の実施
例の動作を説明する。
例の動作を説明する。
【００１７】図６にペレット上でゲートリード取り出し
位置からの距離の異なる２つのユニットについて、ター
ンオフ時のカソード電流波形を模式的に示す。従来を実
線で示すが、ゲートリード（ペレット中央に配置）から
遠い外周よりのリングではストレージ終期からフォール
初期にかけて、電流分担が増え、電流集中が起きてい
る。これは、電流を引き抜くゲートリードからの距離が
長く、ゲート抵抗やインダクタンス成分が大きいため
に、内周側ユニットに比べゲート電圧信号が加わりにく
いためである。
位置からの距離の異なる２つのユニットについて、ター
ンオフ時のカソード電流波形を模式的に示す。従来を実
線で示すが、ゲートリード（ペレット中央に配置）から
遠い外周よりのリングではストレージ終期からフォール
初期にかけて、電流分担が増え、電流集中が起きてい
る。これは、電流を引き抜くゲートリードからの距離が
長く、ゲート抵抗やインダクタンス成分が大きいため
に、内周側ユニットに比べゲート電圧信号が加わりにく
いためである。
【００１８】内周側ユニットのゲートにオフ信号が加わ
り、アノード−カソード間の主電流が減少し始めると、
信号の加わらない外周側の電流分担を増やしトータル電
流を変化させないように働き、外周側ユニットに電流が
集中する。その後、遅延時間を過ぎ、内周側ユニットが
切れるとともに、外周の電流も減少してターンオフす
る。このとき、ユニットの最大遮断電流を最大集中時の
電流が超えるとターンオフが完了する前に素子が破壊す
る。
り、アノード−カソード間の主電流が減少し始めると、
信号の加わらない外周側の電流分担を増やしトータル電
流を変化させないように働き、外周側ユニットに電流が
集中する。その後、遅延時間を過ぎ、内周側ユニットが
切れるとともに、外周の電流も減少してターンオフす
る。このとき、ユニットの最大遮断電流を最大集中時の
電流が超えるとターンオフが完了する前に素子が破壊す
る。
【００１９】一方、本発明においては、ターンオフ時に
外周ユニットに電流が集中し、このユニットの分担電流
が増加しようとすると、付加した抵抗成分の電圧降下が
増大する。しかし、ユニット内の各電極間の電圧は多数
のユニット全体からなるペレットの状態できまり、ほと
んど変化しないため、ｎｐｎトランジスタ部分のｎエミ
ッタ／ｐベース接合の順バイアスが減少し、ｎエミッタ
からの電子の注入を抑制して電流を制限する方向に働
く。
外周ユニットに電流が集中し、このユニットの分担電流
が増加しようとすると、付加した抵抗成分の電圧降下が
増大する。しかし、ユニット内の各電極間の電圧は多数
のユニット全体からなるペレットの状態できまり、ほと
んど変化しないため、ｎｐｎトランジスタ部分のｎエミ
ッタ／ｐベース接合の順バイアスが減少し、ｎエミッタ
からの電子の注入を抑制して電流を制限する方向に働
く。
【００２０】このため、外周ユニットにおいても余分の
電流を分担できず、内周ユニットは外周ユニットにゲー
ト信号が伝わるまでターンオフを遅延し、内周ユニット
と外周ユニットは図に点線で示すように同時進行的にタ
ーンオフしていき、特定リングへの電流集中を緩和でき
る。この結果、ユニットの最大分担電流を小さくでき、
ペレット全体の最大遮断電流を大きく保つことができ
る。
電流を分担できず、内周ユニットは外周ユニットにゲー
ト信号が伝わるまでターンオフを遅延し、内周ユニット
と外周ユニットは図に点線で示すように同時進行的にタ
ーンオフしていき、特定リングへの電流集中を緩和でき
る。この結果、ユニットの最大分担電流を小さくでき、
ペレット全体の最大遮断電流を大きく保つことができ
る。
【００２１】図７には同一リング内のユニットの特性に
ばらつきのある場合についてのターンオフ時のカソード
電流波形を比較したものである。各ユニットには同様に
ゲート信号が加わるが、オン電圧の高い特性を持つユニ
ットは低オン電圧ユニットに比べ、ターンオフ時間が短
い。従来構造の場合を実線で示すが、オン電圧の高いユ
ニットが切れ始めても、オン電圧の低いユニットが切れ
始めるのが遅いため、電流分担をかえてトータル電流を
変えないように働き、低オン電圧ユニットに電流が集中
する。図６と同様にユニットの最大遮断電流を最大集中
時の電流が超えるとターンオフが完了する前に素子が破
壊する。
ばらつきのある場合についてのターンオフ時のカソード
電流波形を比較したものである。各ユニットには同様に
ゲート信号が加わるが、オン電圧の高い特性を持つユニ
ットは低オン電圧ユニットに比べ、ターンオフ時間が短
い。従来構造の場合を実線で示すが、オン電圧の高いユ
ニットが切れ始めても、オン電圧の低いユニットが切れ
始めるのが遅いため、電流分担をかえてトータル電流を
変えないように働き、低オン電圧ユニットに電流が集中
する。図６と同様にユニットの最大遮断電流を最大集中
時の電流が超えるとターンオフが完了する前に素子が破
壊する。
【００２２】一方、本発明においては、ターンオフ時に
低オン電圧ユニットに電流が集中し、このユニットの分
担電流が増加しようとすると、付加した抵抗成分の電圧
降下が増大する。しかし、ユニット内の各電極間の電圧
は多数のユニット全体からなるペレットの状態できま
り、ほとんど変化しないため、ｎｐｎトランジスタ部分
のｎエミッタ／ｐベース接合の順バイアスが減少し、ｎ
エミッタからの電子の注入を抑制して電流を制限する方
向に働く。このため、低オン電圧ユニットにおいても余
分の電流を分担できず、高オン電圧ユニットのターンオ
フ動作を制限し、低オン電圧ユニットと高オン電圧ユニ
ットは図に点線で示すように同時進行的にターンオフし
ていき、特定リングへの電流集中を緩和できる。この結
果、ユニットの最大分担電流を小さくでき、ペレット全
体の最大遮断電流を大きく保つことができる。
低オン電圧ユニットに電流が集中し、このユニットの分
担電流が増加しようとすると、付加した抵抗成分の電圧
降下が増大する。しかし、ユニット内の各電極間の電圧
は多数のユニット全体からなるペレットの状態できま
り、ほとんど変化しないため、ｎｐｎトランジスタ部分
のｎエミッタ／ｐベース接合の順バイアスが減少し、ｎ
エミッタからの電子の注入を抑制して電流を制限する方
向に働く。このため、低オン電圧ユニットにおいても余
分の電流を分担できず、高オン電圧ユニットのターンオ
フ動作を制限し、低オン電圧ユニットと高オン電圧ユニ
ットは図に点線で示すように同時進行的にターンオフし
ていき、特定リングへの電流集中を緩和できる。この結
果、ユニットの最大分担電流を小さくでき、ペレット全
体の最大遮断電流を大きく保つことができる。
【００２３】図６及び図７で模式的に示した、本発明の
電流集中緩和効果の程度は定格電流通流時のカソード−
ｎＥ接触領域での電圧降下ΔＶの大きさに依存する。
電流集中緩和効果の程度は定格電流通流時のカソード−
ｎＥ接触領域での電圧降下ΔＶの大きさに依存する。
【００２４】図５にはカソード−ｎＥ接触領域での電圧
降下ΔＶとターンオフ時のユニットの最大電流集中度及
びオン損失の関係を示してある。最大電流集中度はター
ンオフ時に電流が最も集中したユニットの最大電流値と
定常オン時のユニットの平均電流との比をとったもので
ある。図から明らかなようにΔＶを０.０２Ｖ 以上とす
ればユニットへの電流集中を著しく低減できる。
降下ΔＶとターンオフ時のユニットの最大電流集中度及
びオン損失の関係を示してある。最大電流集中度はター
ンオフ時に電流が最も集中したユニットの最大電流値と
定常オン時のユニットの平均電流との比をとったもので
ある。図から明らかなようにΔＶを０.０２Ｖ 以上とす
ればユニットへの電流集中を著しく低減できる。
【００２５】一方、オン損失はΔＶの増加とともに増加
するが、１Ｖ以下では従来のΔＶ〜０Ｖ時の素子のオン
電圧によるオン損失に比べての増加量は極わずかであ
る。１Ｖを超えると寄与が大きくなり、損失に関する素
子特性を損なってしまう。0.02Ｖ≦ΔＶ≦１.０Ｖ とす
ることで、オン損失を従来なみに保ちながら、ユニット
への電流集中を著しく低減できる。
するが、１Ｖ以下では従来のΔＶ〜０Ｖ時の素子のオン
電圧によるオン損失に比べての増加量は極わずかであ
る。１Ｖを超えると寄与が大きくなり、損失に関する素
子特性を損なってしまう。0.02Ｖ≦ΔＶ≦１.０Ｖ とす
ることで、オン損失を従来なみに保ちながら、ユニット
への電流集中を著しく低減できる。
【００２６】図８には従来例を示す。ｎＥ層４とカソー
ド電極の間に抵抗層９を設けてある。図１と同様、電流
集中を緩和する効果を狙ったものであるが、本発明と異
なり、新たな層を設ける必要があることから、製造プロ
セスが増え、プロセスを煩雑化する問題を有している。
ド電極の間に抵抗層９を設けてある。図１と同様、電流
集中を緩和する効果を狙ったものであるが、本発明と異
なり、新たな層を設ける必要があることから、製造プロ
セスが増え、プロセスを煩雑化する問題を有している。
【００２７】以上述べたように、図１の第一の実施例に
示す半導体装置により、プロセス工程を煩雑化すること
なく、ターンオフ時の電流集中が少なく可制御電流の大
きい半導体装置が実現される。
示す半導体装置により、プロセス工程を煩雑化すること
なく、ターンオフ時の電流集中が少なく可制御電流の大
きい半導体装置が実現される。
【００２８】図９は本発明の第二の実施例を示す図であ
る。
る。
【００２９】第一の実施例がカソード電極とｎＥ層の接
触領域の電圧降下を規定していたのに対し、第二の実施
例では、アノード電極とｐＥ層接触領域５１の電圧降下
ΔＶを０.０２Ｖ≦ΔＶ≦１.０Ｖと規定する。ターンオ
フ過程で特定のユニットの分担電流が増え始めると、そ
のユニットのアノード電極とｐＥ層接触領域での電圧分
担が増加し、ｐエミッタ／ｎベース接合の順バイアス電
圧が減少させる結果、ｐエミッタからのホールの注入を
抑制して、電流の増加を防ぐ作用がある。特定ユニット
への電流集中を緩和し、第一の実施例と同様に、ペレッ
トの遮断可能な電流を大きく保つことができる特徴を有
する。
触領域の電圧降下を規定していたのに対し、第二の実施
例では、アノード電極とｐＥ層接触領域５１の電圧降下
ΔＶを０.０２Ｖ≦ΔＶ≦１.０Ｖと規定する。ターンオ
フ過程で特定のユニットの分担電流が増え始めると、そ
のユニットのアノード電極とｐＥ層接触領域での電圧分
担が増加し、ｐエミッタ／ｎベース接合の順バイアス電
圧が減少させる結果、ｐエミッタからのホールの注入を
抑制して、電流の増加を防ぐ作用がある。特定ユニット
への電流集中を緩和し、第一の実施例と同様に、ペレッ
トの遮断可能な電流を大きく保つことができる特徴を有
する。
【００３０】図１０は本発明の第三の実施例を示すユニ
ット断面図である。ペレットを構成するユニットの断面
構造を示す。カソード電極とｎＥ層の接触領域５０，ア
ノード電極とｐＥ層の接触領域５１の双方での定格電流
通流時の電圧降下ΔＶを0.02Ｖ≦ΔＶ≦１.０Ｖ と規定
した構造である。第一の実施例と第二の実施例の特徴を
合わせ持つ構造であり、電流集中の緩和効果をより顕著
にできる特徴を有する。
ット断面図である。ペレットを構成するユニットの断面
構造を示す。カソード電極とｎＥ層の接触領域５０，ア
ノード電極とｐＥ層の接触領域５１の双方での定格電流
通流時の電圧降下ΔＶを0.02Ｖ≦ΔＶ≦１.０Ｖ と規定
した構造である。第一の実施例と第二の実施例の特徴を
合わせ持つ構造であり、電流集中の緩和効果をより顕著
にできる特徴を有する。
【００３１】図１１は本発明の第四の実施例を示すユニ
ット断面図である。第一の実施例と異なるのはｐＥ層７
がアノード電極と全断面で接しており、ｎ+ 層が介在し
ない点である。オン動作でのｐＥ層からのホール注入が
より顕著であり、オン電圧が低いという特徴を有する
が、ターンオフ時間が長くなり、ターンオフ時のユニッ
ト間での電流分担のアンバランスが増幅されやすい構造
である。本構造においても第一の実施例で示した、カソ
ード電極とｎＥ層の接触領域５０による電流バランスの
効果が働き、遮断電流が高い特徴を合わせ持つ。
ット断面図である。第一の実施例と異なるのはｐＥ層７
がアノード電極と全断面で接しており、ｎ+ 層が介在し
ない点である。オン動作でのｐＥ層からのホール注入が
より顕著であり、オン電圧が低いという特徴を有する
が、ターンオフ時間が長くなり、ターンオフ時のユニッ
ト間での電流分担のアンバランスが増幅されやすい構造
である。本構造においても第一の実施例で示した、カソ
ード電極とｎＥ層の接触領域５０による電流バランスの
効果が働き、遮断電流が高い特徴を合わせ持つ。
【００３２】図１２は本発明の第五の実施例を示すユニ
ット断面図である。第一の実施例において、各ユニット
内のカソード電極１とｎＥ層４の接触領域５０の一部を
絶縁膜５２で覆った構造である。第一の実施例の持つユ
ニット相互間での電流集中緩和効果に加え、ユニット内
でターンオフ時に起きるｎＥ層中央への電流フィラメン
トを複数本にして電流集中を分散する効果があり、ユニ
ットの電流遮断耐量を向上して、ペレット２００の電流
遮断能力をより一層向上できるという特徴を有してい
る。
ット断面図である。第一の実施例において、各ユニット
内のカソード電極１とｎＥ層４の接触領域５０の一部を
絶縁膜５２で覆った構造である。第一の実施例の持つユ
ニット相互間での電流集中緩和効果に加え、ユニット内
でターンオフ時に起きるｎＥ層中央への電流フィラメン
トを複数本にして電流集中を分散する効果があり、ユニ
ットの電流遮断耐量を向上して、ペレット２００の電流
遮断能力をより一層向上できるという特徴を有してい
る。
【００３３】図１３は本発明の第六の実施例を示すユニ
ット断面図である。第二の実施例において、各ユニット
内のアノード電極３とｐＥ層４の接触領域５１をアノー
ド電極と異なる金属膜５３で覆った構造である。接触面
での障壁高さを独立に決めることができ、接触領域の抵
抗値を制御し易いという特徴を合わせ持つ。
ット断面図である。第二の実施例において、各ユニット
内のアノード電極３とｐＥ層４の接触領域５１をアノー
ド電極と異なる金属膜５３で覆った構造である。接触面
での障壁高さを独立に決めることができ、接触領域の抵
抗値を制御し易いという特徴を合わせ持つ。
【００３４】図１４は本発明の第七の実施例を示すユニ
ット断面図である。極薄で形成したｐＥ層１０を有する
トランスペアレントＧＴＯ（Ｔ−ＧＴＯ）構造に適用し
た例である。ターンオフ時、ｎＢ層の蓄積キャリアの一
部をｐＥ層を透過させて排出でき、ターンオフ時間が短
いという特徴を合わせ持つ。
ット断面図である。極薄で形成したｐＥ層１０を有する
トランスペアレントＧＴＯ（Ｔ−ＧＴＯ）構造に適用し
た例である。ターンオフ時、ｎＢ層の蓄積キャリアの一
部をｐＥ層を透過させて排出でき、ターンオフ時間が短
いという特徴を合わせ持つ。
【００３５】図１５は本発明の第八の実施例を示すユニ
ット断面図である。ｎＢ層をより低濃度化したｉ層１１
とｉ層とｐＥ層の間に高濃度のｎ型半導体層ｎ+ 層１２
を具備して、アノード−カソード間をpnipn の５層構造
としたＧＴＯに適用した例である。素子の順方向阻止特
性を損なうことなく素子厚さを薄くできるため、低オン
電圧化や低損失化を図ることができるという特徴を合わ
せ持つ。
ット断面図である。ｎＢ層をより低濃度化したｉ層１１
とｉ層とｐＥ層の間に高濃度のｎ型半導体層ｎ+ 層１２
を具備して、アノード−カソード間をpnipn の５層構造
としたＧＴＯに適用した例である。素子の順方向阻止特
性を損なうことなく素子厚さを薄くできるため、低オン
電圧化や低損失化を図ることができるという特徴を合わ
せ持つ。
【００３６】図１６は本発明の第九の実施例を示すユニ
ット断面図である。ゲート電極と接するｐ+ 層１３をｎ
Ｅ層と分離して形成し、アノード−カソード間をｐｎダ
イオード構造とした、ＳＩサイリスタ構造に適用した例
である。ＳＩサイリスタの特徴である高速なターンオフ
性能を合わせ持つことができる。
ット断面図である。ゲート電極と接するｐ+ 層１３をｎ
Ｅ層と分離して形成し、アノード−カソード間をｐｎダ
イオード構造とした、ＳＩサイリスタ構造に適用した例
である。ＳＩサイリスタの特徴である高速なターンオフ
性能を合わせ持つことができる。
【００３７】本発明は以上説明したものに限定されず、
様々な変形が可能である。
様々な変形が可能である。
【００３８】すなわち、ユニットの素子構造としては、
これまで取り上げた以外に、各種のＭＯＳサイリスタや
カソード−アノード間にサイリスタ構造を有する複合素
子のカソード／Ｓｉやアノード／Ｓｉの接触領域に適用
しても、同様の効果が期待できる。ユニットの平面形状
については、短冊形状以外にストライプやメッシュ形状
など様々な形状に適用可能である。また、ペレット内の
ユニットの配列についても、第一の実施例に示した同心
円状の均等配置以外にも矩形配置など様々に変形が可能
である。
これまで取り上げた以外に、各種のＭＯＳサイリスタや
カソード−アノード間にサイリスタ構造を有する複合素
子のカソード／Ｓｉやアノード／Ｓｉの接触領域に適用
しても、同様の効果が期待できる。ユニットの平面形状
については、短冊形状以外にストライプやメッシュ形状
など様々な形状に適用可能である。また、ペレット内の
ユニットの配列についても、第一の実施例に示した同心
円状の均等配置以外にも矩形配置など様々に変形が可能
である。
【００３９】
【発明の効果】以上述べたように、本発明によれば、断
面構造が単位セル構造の並列繰り返しから構成され、各
単位セル部分が一対の主表面を共有し、一方主表面側は
アノード電極と接触し、他方主表面はカソード電極とゲ
ート電極とに接触し、カソード電極に接する半導体層は
ｐｎ接合及び異種媒体により分離された多数の短冊状領
域からなり、カソード電極とアノード電極間には互いに
相異なる導電型の半導体層を隣り合わせた４層もしくは
３層の半導体層を有する半導体素子において、該カソー
ド電極とこれと接触する半導体層との界面の接触抵抗に
よる電圧降下が定格電流通流時に０.０２Ｖ〜１.０Ｖと
することにより、素子のターンオフ時に特定ユニットへ
の電流集中を緩和し、ターンオフ可能な電流を大きくす
ることができ、可制御電流の大きい優れた半導体装置を
提供することができる。また、電極金属できまる障壁高
さとこれと接触する半導体層の表面濃度により上記接触
抵抗を調節できるため、プロセス工程を増やす必要がな
いという効果も有する。
面構造が単位セル構造の並列繰り返しから構成され、各
単位セル部分が一対の主表面を共有し、一方主表面側は
アノード電極と接触し、他方主表面はカソード電極とゲ
ート電極とに接触し、カソード電極に接する半導体層は
ｐｎ接合及び異種媒体により分離された多数の短冊状領
域からなり、カソード電極とアノード電極間には互いに
相異なる導電型の半導体層を隣り合わせた４層もしくは
３層の半導体層を有する半導体素子において、該カソー
ド電極とこれと接触する半導体層との界面の接触抵抗に
よる電圧降下が定格電流通流時に０.０２Ｖ〜１.０Ｖと
することにより、素子のターンオフ時に特定ユニットへ
の電流集中を緩和し、ターンオフ可能な電流を大きくす
ることができ、可制御電流の大きい優れた半導体装置を
提供することができる。また、電極金属できまる障壁高
さとこれと接触する半導体層の表面濃度により上記接触
抵抗を調節できるため、プロセス工程を増やす必要がな
いという効果も有する。
【図１】（ａ）は本発明の実施例である半導体装置の平
面図、（ｂ）は（ａ）のａ−ａ線断面図。
面図、（ｂ）は（ａ）のａ−ａ線断面図。
【図２】本発明による不純物濃度と接触抵抗との関係を
示す特性図。
示す特性図。
【図３】本発明による接触抵抗の変化状況を説明する
図。
図。
【図４】本発明による障壁の高さと不純物濃度との関係
を示す特性図。
を示す特性図。
【図５】本発明による電圧降下と最大電流集中度との関
係を示す特性図。
係を示す特性図。
【図６】本発明による時間とカソード電流との関係を示
す特性図。
す特性図。
【図７】本発明による時間とカソード電流との関係を示
す特性図。
す特性図。
【図８】従来の半導体装置の側断面図。
【図９】本発明の第２の実施例である半導体装置の側断
面図。
面図。
【図１０】本発明の第３の実施例である半導体装置の側
断面図。
断面図。
【図１１】本発明の第４の実施例である半導体装置の側
断面図。
断面図。
【図１２】本発明の第５の実施例である半導体装置の側
断面図。
断面図。
【図１３】本発明の第６の実施例である半導体装置の側
断面図。
断面図。
【図１４】本発明の第７の実施例である半導体装置の側
断面図。
断面図。
【図１５】本発明の第８の実施例である半導体装置の側
断面図。
断面図。
【図１６】本発明の第９の実施例である半導体装置の側
断面図。
断面図。
１…カソード電極、２…ゲート電極、３…アノード電
極、４…ｎＥ層、５…ｐＢ層、６…ｎＢ層、７…ｐＥ
層、８…ｎ+ 層、９…抵抗層、５０，５１…接触領域、
５２…絶縁膜、５３…金属膜、１００…半導体基体、２
００…ペレット。
極、４…ｎＥ層、５…ｐＢ層、６…ｎＢ層、７…ｐＥ
層、８…ｎ+ 層、９…抵抗層、５０，５１…接触領域、
５２…絶縁膜、５３…金属膜、１００…半導体基体、２
００…ペレット。
Claims (2)
- 【請求項１】断面構造が単位セル構造の並列繰り返しか
ら構成され、各単位セル部分が一対の主表面を共有し、
一方主表面側はアノード電極と接触し、他方主表面はカ
ソード電極とゲート電極とに接触し、カソード電極に接
する半導体層はｐｎ接合及び異種媒体により分離された
多数の短冊状領域からなり、カソード電極とアノード電
極間には互いに相異なる導電型の半導体層を隣り合わせ
た４層もしくは３層の半導体層を有する半導体素子にお
いて、該カソード電極とこれと接触する半導体層との接
触領域での電圧降下が定格電流通流時に０.０２Ｖ〜１.
０Ｖであることを特徴とする半導体装置。 - 【請求項２】断面構造が単位セル構造の並列繰り返しか
ら構成され、各単位セル部分が一対の主表面を共有し、
一方主表面側はアノード電極と接触し、他方主表面はカ
ソード電極とゲート電極とに接触し、カソード電極に接
する半導体層はｐｎ接合及び異種媒体により分離された
多数の短冊状領域からなり、カソード電極とアノード電
極間には互いに相異なる導電型の半導体層を隣り合わせ
た４層もしくは３層の半導体層を有する半導体素子にお
いて、該アノード電極とこれと接触する半導体層との接
触領域での電圧降下が定格電流通流時に０.０２Ｖ〜１.
０Ｖであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30392097A JPH11145448A (ja) | 1997-11-06 | 1997-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30392097A JPH11145448A (ja) | 1997-11-06 | 1997-11-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145448A true JPH11145448A (ja) | 1999-05-28 |
Family
ID=17926876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30392097A Pending JPH11145448A (ja) | 1997-11-06 | 1997-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112909070A (zh) * | 2021-02-10 | 2021-06-04 | 锦州市圣合科技电子有限责任公司 | 超大电流高di/dt晶闸管管芯结构 |
| WO2021170537A1 (en) * | 2020-02-25 | 2021-09-02 | Abb Power Grids Switzerland Ag | Integrated gate-commutated thyristor (igct) |
-
1997
- 1997-11-06 JP JP30392097A patent/JPH11145448A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021170537A1 (en) * | 2020-02-25 | 2021-09-02 | Abb Power Grids Switzerland Ag | Integrated gate-commutated thyristor (igct) |
| CN115136318A (zh) * | 2020-02-25 | 2022-09-30 | 日立能源瑞士股份公司 | 集成门极换流晶闸管(igct) |
| JP2023507237A (ja) * | 2020-02-25 | 2023-02-21 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | 集積化ゲート転流型サイリスタ（ｉｇｃｔ） |
| CN115136318B (zh) * | 2020-02-25 | 2023-05-12 | 日立能源瑞士股份公司 | 集成门极换流晶闸管(igct) |
| US11824091B2 (en) | 2020-02-25 | 2023-11-21 | Hitachi Energy Switzerland Ag | Integrated gate-commutated thyristor (IGCT) |
| CN112909070A (zh) * | 2021-02-10 | 2021-06-04 | 锦州市圣合科技电子有限责任公司 | 超大电流高di/dt晶闸管管芯结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3321185B2 (ja) | 高耐圧半導体装置 | |
| JP3141769B2 (ja) | 絶縁ゲート型サイリスタ及びその製造方法 | |
| JPH10284718A (ja) | 絶縁ゲート型サイリスタ | |
| US3896476A (en) | Semiconductor switching device | |
| JPH0534834B2 (ja) | ||
| JP3214343B2 (ja) | 絶縁ゲート型サイリスタ | |
| JPH0138381B2 (ja) | ||
| US5079607A (en) | Mos type semiconductor device | |
| JPH03155677A (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JPH10125896A (ja) | 絶縁ゲート型サイリスタ | |
| JP4904612B2 (ja) | Ｉｇｂｔ | |
| JPH0465552B2 (ja) | ||
| US6218683B1 (en) | Diode | |
| JPH11145448A (ja) | 半導体装置 | |
| JPS6364907B2 (ja) | ||
| EP0081642A2 (en) | Multicellular thyristor | |
| EP0391337B1 (en) | Gate turn-off thyristor | |
| JPH08274306A (ja) | 絶縁ゲート型サイリスタ | |
| JP3180879B2 (ja) | 絶縁ゲート型サイリスタ | |
| JPS5936832B2 (ja) | 半導体スイッチング素子 | |
| JPS5933988B2 (ja) | 静電誘導形サイリスタ | |
| JPH06291320A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPS60198778A (ja) | スイツチング素子 | |
| JP2630080B2 (ja) | ゲートターンオフサイリスタ | |
| JPH0691246B2 (ja) | 半導体装置 |