JPH0460339B2 - - Google Patents
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- JPH0460339B2 JPH0460339B2 JP57171656A JP17165682A JPH0460339B2 JP H0460339 B2 JPH0460339 B2 JP H0460339B2 JP 57171656 A JP57171656 A JP 57171656A JP 17165682 A JP17165682 A JP 17165682A JP H0460339 B2 JPH0460339 B2 JP H0460339B2
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- Japan
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- contact hole
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Links
- 239000010410 layer Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000000969 carrier Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、バイポーラパワートランジスタ構
造を備えた電力用半導体装置の高速スイツチング
特性、安全動作領域の向上に関するものである。
造を備えた電力用半導体装置の高速スイツチング
特性、安全動作領域の向上に関するものである。
電力用半導体装置においては、バイポーラパワ
ートランジスタは、一般にMOSFETパワートラ
ンジスタと比較すれば、周知の通り高速スイツチ
ング特性が劣るにもかかわらず製造技術的に先行
しており、量産性が優れ低価格である。よつて、
バイポーラパワートランジスタ構造の電力用半導
体装置は、スイツチング式電源等に依然として賞
用されている。しかし、上記スイツチング式電源
等は、現在も益々小型化、軽量化の必要から、半
導体装置のスイツチング速度を数百KHzもの超
高速化させることが要求されている。ところが、
従来より周知の通り、高速スイツチング性と高耐
圧性とは相反の関係にあり、したがつて、高速化
を図れば耐圧を犠牲にせざるを得ない事情があつ
た。が、現在では、その相反もエミツタパターン
の設計によりかなり改善されるに至つている。す
なわち、エミツタパターンを櫛形状に設定するこ
とにより、ベース領域中のエミツタ直下部分の横
方向抵抗の影響で、エミツタ直下部分とその他の
部分で、パワートランジスタ動作中に電位差が生
じて、特にスイツチングOFF時に、エミツタ中
央部に電流が集中してしまい、ベース電極よりキ
ヤリアの引出し効果がなく、結局スイツチング降
下時間を速められなかつた点が改善されてきた。
また櫛形エミツタとすると、エミツタ周囲長とエ
ミツタ面積の比LE／AEが大となり、電流特性が
改善され、いわゆる安全動作領域も増し、二次降
伏特性も良好となる点でも好都合である。
ートランジスタは、一般にMOSFETパワートラ
ンジスタと比較すれば、周知の通り高速スイツチ
ング特性が劣るにもかかわらず製造技術的に先行
しており、量産性が優れ低価格である。よつて、
バイポーラパワートランジスタ構造の電力用半導
体装置は、スイツチング式電源等に依然として賞
用されている。しかし、上記スイツチング式電源
等は、現在も益々小型化、軽量化の必要から、半
導体装置のスイツチング速度を数百KHzもの超
高速化させることが要求されている。ところが、
従来より周知の通り、高速スイツチング性と高耐
圧性とは相反の関係にあり、したがつて、高速化
を図れば耐圧を犠牲にせざるを得ない事情があつ
た。が、現在では、その相反もエミツタパターン
の設計によりかなり改善されるに至つている。す
なわち、エミツタパターンを櫛形状に設定するこ
とにより、ベース領域中のエミツタ直下部分の横
方向抵抗の影響で、エミツタ直下部分とその他の
部分で、パワートランジスタ動作中に電位差が生
じて、特にスイツチングOFF時に、エミツタ中
央部に電流が集中してしまい、ベース電極よりキ
ヤリアの引出し効果がなく、結局スイツチング降
下時間を速められなかつた点が改善されてきた。
また櫛形エミツタとすると、エミツタ周囲長とエ
ミツタ面積の比LE／AEが大となり、電流特性が
改善され、いわゆる安全動作領域も増し、二次降
伏特性も良好となる点でも好都合である。
しかし先述した通り、超高速化を図る上では、
櫛形エミツタでは、エミツタよりベースへのキヤ
リアの均一な注入が困難となり、限界が生じてい
る。その原因としては、櫛形エミツタの歯部の幅
寸法が充分に選定できないことなどが考えられて
いるが、有効な解決手段が採られていない。さら
に、安定化抵抗を配置して、ON時の電流の偏在
を防止して二次降伏特性を改善するにも設計が容
易でなかつた。
櫛形エミツタでは、エミツタよりベースへのキヤ
リアの均一な注入が困難となり、限界が生じてい
る。その原因としては、櫛形エミツタの歯部の幅
寸法が充分に選定できないことなどが考えられて
いるが、有効な解決手段が採られていない。さら
に、安定化抵抗を配置して、ON時の電流の偏在
を防止して二次降伏特性を改善するにも設計が容
易でなかつた。
この発明は、上記の問題に鑑み提唱されたもの
で、パワートランジスタ構造におけるエミツタパ
ターン及びベースパターンを櫛形とせず、エミツ
タ領域を多数の多角形で区画し、前記多角形の一
部の規則的格子点状に選んでその内に小さいがほ
ぼ相似形のベースパターンを残して、前記エミツ
タ領域全域をエミツタパターンとするエミツタ拡
散領域と、表面に形成した絶縁膜と、 前記絶縁膜に前記多角形の区画線にそって設け
た比較的幅狭なコンタクトホールと、 前記コンタクトホールを覆い、それより幅広に
形成した抵抗層と、 前記抵抗層を覆う層間絶縁膜と、 前記層間絶縁膜に前記コンタクトホールの位置
とは位置を異ならせて設けた第２のコンタクトホ
ールと、 前記第２のコンタクトホールを介して前記抵抗
層に接続するエミツタ電極と、 前記ベースパターンに接続するベース電極とを
有すること特徴としている。したがつて、この発
明は、スイツチング速度の高速化は格子点状に散
在するベース電極よりキヤリヤを引出すので勿論
のこと、網状の抵抗層が電極をエミツタ領域全体
に分散するので、安全動作領域の点でも従来の櫛
形エミツタのものよりも一段と優れており、製造
上の設計変更も容易となる長所がある。
で、パワートランジスタ構造におけるエミツタパ
ターン及びベースパターンを櫛形とせず、エミツ
タ領域を多数の多角形で区画し、前記多角形の一
部の規則的格子点状に選んでその内に小さいがほ
ぼ相似形のベースパターンを残して、前記エミツ
タ領域全域をエミツタパターンとするエミツタ拡
散領域と、表面に形成した絶縁膜と、 前記絶縁膜に前記多角形の区画線にそって設け
た比較的幅狭なコンタクトホールと、 前記コンタクトホールを覆い、それより幅広に
形成した抵抗層と、 前記抵抗層を覆う層間絶縁膜と、 前記層間絶縁膜に前記コンタクトホールの位置
とは位置を異ならせて設けた第２のコンタクトホ
ールと、 前記第２のコンタクトホールを介して前記抵抗
層に接続するエミツタ電極と、 前記ベースパターンに接続するベース電極とを
有すること特徴としている。したがつて、この発
明は、スイツチング速度の高速化は格子点状に散
在するベース電極よりキヤリヤを引出すので勿論
のこと、網状の抵抗層が電極をエミツタ領域全体
に分散するので、安全動作領域の点でも従来の櫛
形エミツタのものよりも一段と優れており、製造
上の設計変更も容易となる長所がある。
第１図は、この発明の一実施例を示すバイポー
ラパワートランジスタのエミツタパターンベース
パターン及びエミツタのコンタクトホールパター
ンを概念的に示した平面視概略構成図である。す
なわち、第２図のＣ−Ｃ線より上を除いた表面の
斜視図である。尚この実施例の説明に当つては、
元来、スイツチング時にベース領域中に蓄積した
少数キヤリアをより速く外部へ流出させることが
出来る型のもの、すなわちベース領域をＰ型とし
て注入されるキヤリアを電子に設定したnpn型ト
ランジスタを前提として行うが、この発明は、原
理的に他のpnp型に適用してもよく、以下の説明
から明らかとなる。
ラパワートランジスタのエミツタパターンベース
パターン及びエミツタのコンタクトホールパター
ンを概念的に示した平面視概略構成図である。す
なわち、第２図のＣ−Ｃ線より上を除いた表面の
斜視図である。尚この実施例の説明に当つては、
元来、スイツチング時にベース領域中に蓄積した
少数キヤリアをより速く外部へ流出させることが
出来る型のもの、すなわちベース領域をＰ型とし
て注入されるキヤリアを電子に設定したnpn型ト
ランジスタを前提として行うが、この発明は、原
理的に他のpnp型に適用してもよく、以下の説明
から明らかとなる。
さて、第１図において、１，１……は、エミツ
タパターンであり、正六角形状に均一区画する直
線線分境界３，３……は、多結晶化シリコンでな
る抵抗層がエミツタに接続するコンタクトホール
である。４，４……はコンタクトホール３，３が
区画する六角形よりは夫々小さい相似形のベース
パターンで、規則的な格子点状に離隔され、エミ
ツタパターン１中にとり残されて配設、すなわち
一つ置きの六角形パターン中に一個一個エミツタ
パターン１に囲繞配置されたものである。したが
つてエミツタパターン１はベースパターン４部を
除いてエミツタ領域２全面に形成されている。以
上のパターン概念に基いて、バイポーラパワート
ランジスタの断面構造を示したものが第２図で、
第１図におけるＡ−Ａ線部分で切断した断面につ
いて設計したものである。第２図において、５は
N-形コレクタ領域、６はＰ形ベース領域、７は
N+形エミツタ拡散領域で、第１図のＡ−Ａ線切
断箇所に相当する正六角形区画Ｂは破線８，８間
で示されている。さらに９はエミツタ及びベース
領域形成表面を保護するSiO2でなる絶縁膜、１
０はSi3N4等の層間絶縁膜である。さて、１１は
正六角形区画Ｂの中央部に位置するベースパター
ン４とP+形のベースコンタクト１２を介して接
続したAlのベース電極、３ａはコンタクトホー
ル３を介してエミツタ拡散領域７に接続する多結
晶化シリコンでなる抵抗層である。抵抗層３ａは
コンタクトホール３よりは幅広ではあるが、第１
図に示すコンタクトホール３と同様に六角形の網
状にエミツタ領域２全面に設けられる。そして１
３は、層間絶縁膜１０に前述のコンタクトホール
３と位置を異ならせて設けた第２のコンタクトホ
ール１５を介して抵抗層３ａに接続して設けた
Alのエミツタ電極である。
タパターンであり、正六角形状に均一区画する直
線線分境界３，３……は、多結晶化シリコンでな
る抵抗層がエミツタに接続するコンタクトホール
である。４，４……はコンタクトホール３，３が
区画する六角形よりは夫々小さい相似形のベース
パターンで、規則的な格子点状に離隔され、エミ
ツタパターン１中にとり残されて配設、すなわち
一つ置きの六角形パターン中に一個一個エミツタ
パターン１に囲繞配置されたものである。したが
つてエミツタパターン１はベースパターン４部を
除いてエミツタ領域２全面に形成されている。以
上のパターン概念に基いて、バイポーラパワート
ランジスタの断面構造を示したものが第２図で、
第１図におけるＡ−Ａ線部分で切断した断面につ
いて設計したものである。第２図において、５は
N-形コレクタ領域、６はＰ形ベース領域、７は
N+形エミツタ拡散領域で、第１図のＡ−Ａ線切
断箇所に相当する正六角形区画Ｂは破線８，８間
で示されている。さらに９はエミツタ及びベース
領域形成表面を保護するSiO2でなる絶縁膜、１
０はSi3N4等の層間絶縁膜である。さて、１１は
正六角形区画Ｂの中央部に位置するベースパター
ン４とP+形のベースコンタクト１２を介して接
続したAlのベース電極、３ａはコンタクトホー
ル３を介してエミツタ拡散領域７に接続する多結
晶化シリコンでなる抵抗層である。抵抗層３ａは
コンタクトホール３よりは幅広ではあるが、第１
図に示すコンタクトホール３と同様に六角形の網
状にエミツタ領域２全面に設けられる。そして１
３は、層間絶縁膜１０に前述のコンタクトホール
３と位置を異ならせて設けた第２のコンタクトホ
ール１５を介して抵抗層３ａに接続して設けた
Alのエミツタ電極である。
上記構成としてバイポーラパワートランジスタ
のスイツチング動作においては、従来のOFF時
に生じていたエミツタ下のキヤリアの引出し効果
が少ない問題は、次の通り完全に駆逐できる。す
なわち、第３図に示すようにベース電極１１とエ
ミツタ電極１３とを零又は逆バイアスとした時に
は、電流１４はエミツタパターン１のベースパタ
ーン４から遠い位置に残ろうとするが、ベースパ
ターン４は分散配置されているので極端に遠い所
はなくキヤリヤを引出しやすい。
のスイツチング動作においては、従来のOFF時
に生じていたエミツタ下のキヤリアの引出し効果
が少ない問題は、次の通り完全に駆逐できる。す
なわち、第３図に示すようにベース電極１１とエ
ミツタ電極１３とを零又は逆バイアスとした時に
は、電流１４はエミツタパターン１のベースパタ
ーン４から遠い位置に残ろうとするが、ベースパ
ターン４は分散配置されているので極端に遠い所
はなくキヤリヤを引出しやすい。
しかも、トランジスタON時は抵抗層３ａが網
状に設けられているのでエミツタパターン１全面
にわたつて電流が集中する箇所は生じず、従来の
櫛形パターンよりも著しく電流均一分散が行え、
二次降伏現象を招く危険性が減少する。
状に設けられているのでエミツタパターン１全面
にわたつて電流が集中する箇所は生じず、従来の
櫛形パターンよりも著しく電流均一分散が行え、
二次降伏現象を招く危険性が減少する。
第１図は、この発明の一実施例を示す電力用半
導体装置のエミツタパターン、ベースパターン及
びコンタクトホールのパターンの構成を示す平面
視概念図、第２図は、そのＡ−Ａ線で切断したと
想定した電力用半導体装置の要部断面図、第３図
はその逆バイアススイツチング時の同様な断面図
である。 １……エミツタパターン、３……コンタクトホ
ール、３ａ……抵抗層、４……ベースパターン、
６……ベース領域、７……エミツタ拡散領域、９
……絶縁膜、１０……層間絶縁膜、１１……ベー
ス電極、１３……エミツタ電極、１５……第２の
コンタクトホール。
導体装置のエミツタパターン、ベースパターン及
びコンタクトホールのパターンの構成を示す平面
視概念図、第２図は、そのＡ−Ａ線で切断したと
想定した電力用半導体装置の要部断面図、第３図
はその逆バイアススイツチング時の同様な断面図
である。 １……エミツタパターン、３……コンタクトホ
ール、３ａ……抵抗層、４……ベースパターン、
６……ベース領域、７……エミツタ拡散領域、９
……絶縁膜、１０……層間絶縁膜、１１……ベー
ス電極、１３……エミツタ電極、１５……第２の
コンタクトホール。
Claims (1)
- 【特許請求の範囲】 １ 少なくともエミツタ拡散領域とベース領域と
を同一面より形成する半導体装置において、 エミツタ領域を多数の多角形で区画し、 前記多角形の一部を規則的格子点状に選んでそ
の内に小さいが前記多角形にほぼ相似形のベース
パターンを残して前記エミツタ領域全域をエミツ
タパターンとするエミツタ拡散領域と、 表面に形成した絶縁膜と、 前記多角形の区画線にそつて設けた比較的幅狭
なコンタクトホールと、 前記コンタクトホールを覆いそれより幅広に形
成した抵抗層と、 前記抵抗層を覆う層間絶縁膜と、 前記層間絶縁膜に前記コンタクトホールとは位
置を異ならせて設けた第２のコンタクトホール
と、 前記第２のコンタクトホールを介して前記抵抗
層に接続するエミツタ電極と、 前記ベースパターンに接続するベース電極とを
有することを特徴とする電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17165682A JPS5961178A (ja) | 1982-09-30 | 1982-09-30 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17165682A JPS5961178A (ja) | 1982-09-30 | 1982-09-30 | 電力用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961178A JPS5961178A (ja) | 1984-04-07 |
| JPH0460339B2 true JPH0460339B2 (ja) | 1992-09-25 |
Family
ID=15927255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17165682A Granted JPS5961178A (ja) | 1982-09-30 | 1982-09-30 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961178A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01262665A (ja) * | 1988-04-13 | 1989-10-19 | Mitsubishi Electric Corp | 電力用半導体装置 |
| DE102005046738A1 (de) * | 2005-09-29 | 2007-03-22 | Infineon Technologies Ag | Bipolartransistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5043885A (ja) * | 1973-08-20 | 1975-04-19 | ||
| JPS5691468A (en) * | 1979-12-25 | 1981-07-24 | Nec Corp | Semiconductor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732600Y2 (ja) * | 1977-01-24 | 1982-07-17 |
-
1982
- 1982-09-30 JP JP17165682A patent/JPS5961178A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5043885A (ja) * | 1973-08-20 | 1975-04-19 | ||
| JPS5691468A (en) * | 1979-12-25 | 1981-07-24 | Nec Corp | Semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961178A (ja) | 1984-04-07 |
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