JPS58118151A - 双方向性半導体スイツチ素子 - Google Patents
双方向性半導体スイツチ素子Info
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- JPS58118151A JPS58118151A JP42282A JP42282A JPS58118151A JP S58118151 A JPS58118151 A JP S58118151A JP 42282 A JP42282 A JP 42282A JP 42282 A JP42282 A JP 42282A JP S58118151 A JPS58118151 A JP S58118151A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は双方向性半導体スイッチ素子（いわゆるトラ
イブック）Ｋ係り、特に臨界オフ電圧上昇率（ｄｖ／ｄ
ｔ）、及び転流臨界オフ電圧上昇率（ｄＶ／ｄｔ）ｃを
改善する構造に関する。
イブック）Ｋ係り、特に臨界オフ電圧上昇率（ｄｖ／ｄ
ｔ）、及び転流臨界オフ電圧上昇率（ｄＶ／ｄｔ）ｃを
改善する構造に関する。
発明の技術的背景およびその問題点
トライアックは、公知のように２個の主電極と１個の制
御電極（ダート）管有し、ｒ−）と−お１間に正負のバ
イアス信号を与えることによって主電極間の両方向のバ
イアス状態において各方向独立につまシ４種類のモード
でオフ状態からオン状態にスイッチすることが可能な３
端子半導体装置である。数百がルト、１０アンペア程度
の定格をもつトライア、りは一般にＩＣからの出力信号
を制御信号として交流制御する目的で使われる。ＩＣの
出力信号は１０鮎以下の場合が多いので、トライア、り
の最小ｆ−））リガが電流！。７が４種類のｆ−））リ
ガモードすべてにおいて１０ｍＡ以下でないと直接ドラ
イブは不可能で、ＩＣとトライア、りの制御電極との関
にトランジスタなどの増幅器を入れる必要がある。従来
はｆｆ−）感度を上げるために１制御電極に接する半導
体層の厚さＷｌを小さくしてキャリアの輸送効率を高め
る方法や特公昭４１−１２９７８−ｊｌ−（フイニス・
イ・ジエントリー、ゼネラル・エレクトリック・ラムノ
９ニー）に記載されているように、ウェハの厚さ方向に
投影し九際に、２つのエミ、り領域に重な多部分をもた
せることＫよって注入されたキャリアを有効に利用する
方法が用いられてきた。しかし、これらの技術を駆使す
れば”Ｏｆを下げることはできるが、他の特性、特に臨
界オフ電圧上昇率（ｄＶ／ｄｔ）ｓ及び転流臨界オフ電
圧上昇率（ｄｖ／ｄｔ）ｃを大幅に損なうという欠点が
生じる。
御電極（ダート）管有し、ｒ−）と−お１間に正負のバ
イアス信号を与えることによって主電極間の両方向のバ
イアス状態において各方向独立につまシ４種類のモード
でオフ状態からオン状態にスイッチすることが可能な３
端子半導体装置である。数百がルト、１０アンペア程度
の定格をもつトライア、りは一般にＩＣからの出力信号
を制御信号として交流制御する目的で使われる。ＩＣの
出力信号は１０鮎以下の場合が多いので、トライア、り
の最小ｆ−））リガが電流！。７が４種類のｆ−））リ
ガモードすべてにおいて１０ｍＡ以下でないと直接ドラ
イブは不可能で、ＩＣとトライア、りの制御電極との関
にトランジスタなどの増幅器を入れる必要がある。従来
はｆｆ−）感度を上げるために１制御電極に接する半導
体層の厚さＷｌを小さくしてキャリアの輸送効率を高め
る方法や特公昭４１−１２９７８−ｊｌ−（フイニス・
イ・ジエントリー、ゼネラル・エレクトリック・ラムノ
９ニー）に記載されているように、ウェハの厚さ方向に
投影し九際に、２つのエミ、り領域に重な多部分をもた
せることＫよって注入されたキャリアを有効に利用する
方法が用いられてきた。しかし、これらの技術を駆使す
れば”Ｏｆを下げることはできるが、他の特性、特に臨
界オフ電圧上昇率（ｄＶ／ｄｔ）ｓ及び転流臨界オフ電
圧上昇率（ｄｖ／ｄｔ）ｃを大幅に損なうという欠点が
生じる。
これらの問題を図を用いて説明する。第１図は従来のト
ライアックの断面図である。半導体基体はｐ型の第１半
導体層１、ｎ型の第２半導体層２、ｐ型の第３半導体層
３の積層構造からなり、第１および第３半導体層１およ
び３飼主面にそれぞれエミッタとなるｎ型の第４半導体
層４および第５半導体層５が形成されている。第４、第
５半導体層４，５のそれぞれに主電極６と７が低抵抗接
触する。また第３半導体層３の一部にはｆ−上電極８が
低抵抗接触する。第３半導体層３のゲート電極近傍には
エミ、りと同じｎ型の半導体層９が配置され、これは第
３の半導体層３とダート電極８で短絡される。半導体層
９はｆ−）を負極性にするトリガモードの場合補助サイ
リスタのエミ、りとしての機能をもつ。また第５半導体
層５と第３半導体層３及び第４半導体層４と第１半導体
層１は素子の機能上必然的に各々主電極７と６で短絡さ
れる。
ライアックの断面図である。半導体基体はｐ型の第１半
導体層１、ｎ型の第２半導体層２、ｐ型の第３半導体層
３の積層構造からなり、第１および第３半導体層１およ
び３飼主面にそれぞれエミッタとなるｎ型の第４半導体
層４および第５半導体層５が形成されている。第４、第
５半導体層４，５のそれぞれに主電極６と７が低抵抗接
触する。また第３半導体層３の一部にはｆ−上電極８が
低抵抗接触する。第３半導体層３のゲート電極近傍には
エミ、りと同じｎ型の半導体層９が配置され、これは第
３の半導体層３とダート電極８で短絡される。半導体層
９はｆ−）を負極性にするトリガモードの場合補助サイ
リスタのエミ、りとしての機能をもつ。また第５半導体
層５と第３半導体層３及び第４半導体層４と第１半導体
層１は素子の機能上必然的に各々主電極７と６で短絡さ
れる。
このように構成されるトライア、りはｆｆ−）端子Ｇと
１つの主電極端子ＴＩの間に正負のバイアスを与えるこ
とによシ、一方向の電流はＴ。
１つの主電極端子ＴＩの間に正負のバイアスを与えるこ
とによシ、一方向の電流はＴ。
→４→１→２→３→Ｔ！と流れ、他方向の電流はＴ！→
５→３→２→１→Ｔ、のように流れる。
５→３→２→１→Ｔ、のように流れる。
’ＱＴを下げるには第３半導体層３の厚さｗｌ、を小さ
くしたシ、ウェハの平面投影において２つのエミ、り領
域即ち第４半導体層４とＷｃ５半導体層５が重なる部分
Ｗ／を設けることが用いられている。
くしたシ、ウェハの平面投影において２つのエミ、り領
域即ち第４半導体層４とＷｃ５半導体層５が重なる部分
Ｗ／を設けることが用いられている。
以上の原理をいかしたトライアックの一例は第２図に示
す平面図で与えられる。第１図の一方のエミ、りである
第５半導体層５とｆ−）電極で短絡される補助エミ、り
である半導体層９は第２図の実線で示される。またもう
１つのエミッタである第４半導体層４は第２図では破線
で囲首れる領域である。第２図ではエミ、りの重な多部
分Ｗ／はゲート近傍に配置される。第１図及び第２図に
示すトライアックはダート感度は高いが、（ｄＶ／ｄ
ｔ ）＠及び（ｄ■／ｄｔ）ｅが低い。
す平面図で与えられる。第１図の一方のエミ、りである
第５半導体層５とｆ−）電極で短絡される補助エミ、り
である半導体層９は第２図の実線で示される。またもう
１つのエミッタである第４半導体層４は第２図では破線
で囲首れる領域である。第２図ではエミ、りの重な多部
分Ｗ／はゲート近傍に配置される。第１図及び第２図に
示すトライアックはダート感度は高いが、（ｄＶ／ｄ
ｔ ）＠及び（ｄ■／ｄｔ）ｅが低い。
一般に（ｄＶ／ｄｔ）、はサイリスタが阻止状態にある
時、主回路の電圧がかかるｐｎ接合、すなわち、第１図
におけるＪ黛接合にノ々ルス電圧（ａｖ／Ｉｔ ）が印
加された場合、Ｊ８接合の変位電流Ｃｊ２ （ｄｖ／ｄ
ｔ）がペースである第３半導体層３ｔ−横切って主電極
の短絡部分に流れ込むが、この時ペース中での電圧降下
がエミッタ接合のビルトイン・Ｉテンシャルｖ＊ヲこえ
ないことで定義される。これを式で表わすと ここでＣ１０はｊ３接合の接合容量、Ｉ’ｌｌはペース
のシート抵抗、Ｘは主電極の短絡部まで電流路、すなわ
ち工きツタの幾何学形状で決まる定数である。（１）式
において■１とＣＪ２は不純物濃度分布のわずかな相違
では、はとんど定数とみなしてよい。従って（ｄＶ／ｄ
ｔ ）■はρ８．とＸの関数となる。ｒ−）感度食上げ
る丸めにペース領域厚Ｗ１１（第１図における２と５或
は２と６で狭まれる領域の厚さ）ｔ−小さくするとρ■
が大きくな’） （ｄＶ／ｄｔ）ａは減少する。そこで
Ｘｔ−小さくするには一般にエミッタ領域を貫通するよ
うに微小なペース領域を複数個分布させ、これｔ主電極
で短絡するいわゆる短絡エミ、り構造を用いることが多
い。しかし、Ｗ、を小さくするだけでは十分子−）感度
を上げることはでき危いので、前記のような両エミッタ
に重なりＷｆをもたせると、感度は改善されるが、（ｄ
Ｖ／ｄｔ）ｃが低下する。
時、主回路の電圧がかかるｐｎ接合、すなわち、第１図
におけるＪ黛接合にノ々ルス電圧（ａｖ／Ｉｔ ）が印
加された場合、Ｊ８接合の変位電流Ｃｊ２ （ｄｖ／ｄ
ｔ）がペースである第３半導体層３ｔ−横切って主電極
の短絡部分に流れ込むが、この時ペース中での電圧降下
がエミッタ接合のビルトイン・Ｉテンシャルｖ＊ヲこえ
ないことで定義される。これを式で表わすと ここでＣ１０はｊ３接合の接合容量、Ｉ’ｌｌはペース
のシート抵抗、Ｘは主電極の短絡部まで電流路、すなわ
ち工きツタの幾何学形状で決まる定数である。（１）式
において■１とＣＪ２は不純物濃度分布のわずかな相違
では、はとんど定数とみなしてよい。従って（ｄＶ／ｄ
ｔ ）■はρ８．とＸの関数となる。ｒ−）感度食上げ
る丸めにペース領域厚Ｗ１１（第１図における２と５或
は２と６で狭まれる領域の厚さ）ｔ−小さくするとρ■
が大きくな’） （ｄＶ／ｄｔ）ａは減少する。そこで
Ｘｔ−小さくするには一般にエミッタ領域を貫通するよ
うに微小なペース領域を複数個分布させ、これｔ主電極
で短絡するいわゆる短絡エミ、り構造を用いることが多
い。しかし、Ｗ、を小さくするだけでは十分子−）感度
を上げることはでき危いので、前記のような両エミッタ
に重なりＷｆをもたせると、感度は改善されるが、（ｄ
Ｖ／ｄｔ）ｃが低下する。
（ｄｖ／ｄｔ）ｅはトライア、りに流れる電流を（Ｔ！
→Ｔ１ ）から（Ｔｔ→Ｔ３ ）に切シ換える時にベー
スに蓄積されている残留電荷と前記変位電流の効果によ
って本来オフすべき箇所が誤オってターンオンする最小
値として定義される。
→Ｔ１ ）から（Ｔｔ→Ｔ３ ）に切シ換える時にベー
スに蓄積されている残留電荷と前記変位電流の効果によ
って本来オフすべき箇所が誤オってターンオンする最小
値として定義される。
（ｄｖ／ｄｔ ） ｅが低いと比較的早いスイッチング
ができないばか夛でなく、トライア、り本来の交流制御
機能を損なってしまう。
ができないばか夛でなく、トライア、り本来の交流制御
機能を損なってしまう。
発明の目的
本発明は以上の欠点についてなされたもので、高いダー
ト感度及び高い（ｄＶ／ｄｔ）−をもちながら（ｃ＋ｖ
／ｄｔ）ｃを大幅に改善することができるトライブック
の構造を提供することを目的とする。
ト感度及び高い（ｄＶ／ｄｔ）−をもちながら（ｃ＋ｖ
／ｄｔ）ｃを大幅に改善することができるトライブック
の構造を提供することを目的とする。
発明の概要
本発明は第１図、第２図で説明した従来の構造を基本と
し、エミ、りとなる第４および第５半導体層にそれぞれ
短絡エミ、り構造とするための小領域を分布させる場合
に、第４および第５半導体層の重なり部分での小領域の
密度を他の部分よりも大としたことを特徴としている。
し、エミ、りとなる第４および第５半導体層にそれぞれ
短絡エミ、り構造とするための小領域を分布させる場合
に、第４および第５半導体層の重なり部分での小領域の
密度を他の部分よりも大としたことを特徴としている。
発明の効果
本発明によれば、高いダート感度と高い（ｄＶ／ｄｔ）
、ｔもち、しかも（ｄｖ／ｄｔ ） ｃを大幅に改善し
たトライア、りが実現できる。
、ｔもち、しかも（ｄｖ／ｄｔ ） ｃを大幅に改善し
たトライア、りが実現できる。
発明の実施例
図を用いて本発明の詳細な説明する。第３図は一実施例
のトライア、りの断面図、第４図は平面図で、第１図お
よび第２図の従来技術と対応して書かれたものである。
のトライア、りの断面図、第４図は平面図で、第１図お
よび第２図の従来技術と対応して書かれたものである。
従って、第１図および第２図と対応する部分にはそれら
と同一符号を付して詳細な説明は省く。第４および第５
半導体層４および５に設けられた小領域１０および１ノ
は、それぞれベースである＠１および第３半導体層１お
よび３まで貫通するｐ形層であって、゛各々主電極６お
よび７によって短絡される。すなわち両面のエミッタ共
、短絡エミ、り構造を形成する。第４図のＡは平面投影
方向で両エミ、りが重なる部分で、このＡにおいては、
短絡小領域１０．１１の分布密度が、エミ、りの他の領
域におけるそれよシ大きいことが特徴である。またＢは
平面投影方向で両エミッタが重ならない領域で、一般に
ベースのキャリア拡散程度の隔離距離を設ける。これは
前記した転流時の（ｄＶ／ｄ ｔ ）ｅ Ｋよツ゛Ｃｆ
Ｆｉターンオンを防ぐためにあるものである。
と同一符号を付して詳細な説明は省く。第４および第５
半導体層４および５に設けられた小領域１０および１ノ
は、それぞれベースである＠１および第３半導体層１お
よび３まで貫通するｐ形層であって、゛各々主電極６お
よび７によって短絡される。すなわち両面のエミッタ共
、短絡エミ、り構造を形成する。第４図のＡは平面投影
方向で両エミ、りが重なる部分で、このＡにおいては、
短絡小領域１０．１１の分布密度が、エミ、りの他の領
域におけるそれよシ大きいことが特徴である。またＢは
平面投影方向で両エミッタが重ならない領域で、一般に
ベースのキャリア拡散程度の隔離距離を設ける。これは
前記した転流時の（ｄＶ／ｄ ｔ ）ｅ Ｋよツ゛Ｃｆ
Ｆｉターンオンを防ぐためにあるものである。
このように構成されるトライア、りはエミ。
りの重なり部分ＡのためＫｆ−）感度は十分高く保たれ
ながら、他エミッタ領域よシも短絡小領域の数密度が大
きいので（ｄｖ／ａ ｔ ）ｃも大きいという効果をも
つ。エミ、り領域全体にわたってＡと同じ密度の短絡小
領域を設けると、実効エミッタ面積が減少してオン状態
の特性、特にオン電圧、サージオン電流特性が悪くなる
が、本発明のように重なり部分Ａだけに限定すれば、そ
れらの特性を損なうことは力い。またＢの隔離部分に対
して、これとは逆にＡのようにしてエミ、りの重なりを
吃たせて、その重なり部分にはＡのように短絡小領域の
数密度を大きくすることも当然できる。この場合におい
てもオン特性を損なうことはもちろんである。
ながら、他エミッタ領域よシも短絡小領域の数密度が大
きいので（ｄｖ／ａ ｔ ）ｃも大きいという効果をも
つ。エミ、り領域全体にわたってＡと同じ密度の短絡小
領域を設けると、実効エミッタ面積が減少してオン状態
の特性、特にオン電圧、サージオン電流特性が悪くなる
が、本発明のように重なり部分Ａだけに限定すれば、そ
れらの特性を損なうことは力い。またＢの隔離部分に対
して、これとは逆にＡのようにしてエミ、りの重なりを
吃たせて、その重なり部分にはＡのように短絡小領域の
数密度を大きくすることも当然できる。この場合におい
てもオン特性を損なうことはもちろんである。
次によシ具体的な実施例を記述する。（レフトのチア１
寸法が５冒口で、半導体チ、！の中には第３図に示され
るような半導体領域が存在する。主エミ、りである第４
．第５半導体層４゜５は平均不純物濃度４Ｘ１０ ｃ
ＩＩＩ％領域厚１０μｍで、これに隣接する第１．第３
半導体層１．３の平均不純物濃度はｌＸｌ０ ｙｔ
％ ｆＪＡ２半導体層２と第４．第５の半導体層４，
５で狭まれる第１、第３半導体層１．３の領域厚は２０
μｍであシ、第２半導体層２の平均不純物ａＦ！Ｌは２
Ｘ１０ ａｍ 、その領域厚は１５０μｍである。
寸法が５冒口で、半導体チ、！の中には第３図に示され
るような半導体領域が存在する。主エミ、りである第４
．第５半導体層４゜５は平均不純物濃度４Ｘ１０ ｃ
ＩＩＩ％領域厚１０μｍで、これに隣接する第１．第３
半導体層１．３の平均不純物濃度はｌＸｌ０ ｙｔ
％ ｆＪＡ２半導体層２と第４．第５の半導体層４，
５で狭まれる第１、第３半導体層１．３の領域厚は２０
μｍであシ、第２半導体層２の平均不純物ａＦ！Ｌは２
Ｘ１０ ａｍ 、その領域厚は１５０μｍである。
補助エミッタである半導体層９は主エミ、りである第５
半導体層５と同時に形成される。第４図に示される、両
エミ、りの重な）Ｓ分Ａの距離は２００μｍ１両エミ、
りの重ならない領域Ｂの隔離は２００μｍで、小領域１
０ 、Ｉ Ｊは表面不純物濃度が２Ｘ１０ ｃｙｎ
で直径は９０μｍである。第５半導体層５の全面積は
５．２ ｍ２％第４半導体層４の全面積は５．８ ｗ２
、エミ、りの重なり部分Ａの面積は０．１６ ｗａ２で
ある。この実施例では、短絡小領域１０．１１の数は重
々り部分Ａで３個、重なり部分を除いた各エミ、り領域
には各々９個、１０個である。これを単位面積当りの小
領域の数という数密度で表わせば、車な９部分Ａでは１
９ｍ、重ガり部分を除いた各エミ、り領域で２ は各々１．８ｍｓ 、１．８ｍ である。すなわち
重なシ部分Ａの短絡小領域の数密度はそれ以外の部分に
比べて約１０倍である。この実施例におけるトライア、
りは全てのモードでの最小グートドリカ電流は１０−以
下、（ｄＶ／ｄ ｔ ） 、 ”ｌ）Ｅ ８５０Ｖ／μ
ｓ ｓ （ｄｖ／ｄｔ ）ｃが６０ｖ／μ畠以上、オ
ン電圧が１、２ Ｖ 、平均オン電流１２Ａ、オフ電圧
ｔｏｏｏｖの特性をもつ。この特性と従来構造のトライ
ア、りの特性と比較すると、エミッタ重なシ部分に短絡
小領域のないトライアックでは（ｄＶ／ｄｔ）。
半導体層５と同時に形成される。第４図に示される、両
エミ、りの重な）Ｓ分Ａの距離は２００μｍ１両エミ、
りの重ならない領域Ｂの隔離は２００μｍで、小領域１
０ 、Ｉ Ｊは表面不純物濃度が２Ｘ１０ ｃｙｎ
で直径は９０μｍである。第５半導体層５の全面積は
５．２ ｍ２％第４半導体層４の全面積は５．８ ｗ２
、エミ、りの重なり部分Ａの面積は０．１６ ｗａ２で
ある。この実施例では、短絡小領域１０．１１の数は重
々り部分Ａで３個、重なり部分を除いた各エミ、り領域
には各々９個、１０個である。これを単位面積当りの小
領域の数という数密度で表わせば、車な９部分Ａでは１
９ｍ、重ガり部分を除いた各エミ、り領域で２ は各々１．８ｍｓ 、１．８ｍ である。すなわち
重なシ部分Ａの短絡小領域の数密度はそれ以外の部分に
比べて約１０倍である。この実施例におけるトライア、
りは全てのモードでの最小グートドリカ電流は１０−以
下、（ｄＶ／ｄ ｔ ） 、 ”ｌ）Ｅ ８５０Ｖ／μ
ｓ ｓ （ｄｖ／ｄｔ ）ｃが６０ｖ／μ畠以上、オ
ン電圧が１、２ Ｖ 、平均オン電流１２Ａ、オフ電圧
ｔｏｏｏｖの特性をもつ。この特性と従来構造のトライ
ア、りの特性と比較すると、エミッタ重なシ部分に短絡
小領域のないトライアックでは（ｄＶ／ｄｔ）。
が５００Ｖ／μｍ、 （ｄｖ、／ｄｔ） はＯ乃至
２ Ｖ／／Ｊ−で他の特性はほとんど同じである。オた
前記短絡小領域の数密度が全エミ、りでほぼ等しくなる
ように配置したトライア、りの（ｄＶ／ｄｔ ） も
Ｏ乃至４Ｖμ易と前記従来例とほとんど変わらない。
２ Ｖ／／Ｊ−で他の特性はほとんど同じである。オた
前記短絡小領域の数密度が全エミ、りでほぼ等しくなる
ように配置したトライア、りの（ｄＶ／ｄｔ ） も
Ｏ乃至４Ｖμ易と前記従来例とほとんど変わらない。
本発明と従来例を比較すると明らかに（ｄＶＡｔ ）ｅ
が極端に違い、エミ、り重々９部分における短絡小領域
の数密度がＸ要々支配要素であることがわかる。
が極端に違い、エミ、り重々９部分における短絡小領域
の数密度がＸ要々支配要素であることがわかる。
なお、トライア、りの両生面は基本的に対称であるから
、制御電極は第１半導体層側に設けてもよいことは勿論
である。
、制御電極は第１半導体層側に設けてもよいことは勿論
である。
第１図は従来構造のトライア、りの断ｒｋＪ−１第２図
はその平面図、第３図は本発明の一実施例のトライア、
りの断面図、第４図はその平面図である。 １・・・第１半導体層、２・・・第２半導体層、３・・
・第３半導体層、４・・・第４半導体層（エミ、り）、
５・・・第５半導体層（エミ、り）、６ｅ７・・・主電
極、８・・・制御電極、９・・・半導体層（補助エミ、
り）、１０．１１・・・短絡小領域、Ａ・・・重な９部
分。
はその平面図、第３図は本発明の一実施例のトライア、
りの断面図、第４図はその平面図である。 １・・・第１半導体層、２・・・第２半導体層、３・・
・第３半導体層、４・・・第４半導体層（エミ、り）、
５・・・第５半導体層（エミ、り）、６ｅ７・・・主電
極、８・・・制御電極、９・・・半導体層（補助エミ、
り）、１０．１１・・・短絡小領域、Ａ・・・重な９部
分。
Claims (1)
- 第１導電型の第１半導体層、第２導電型の第２半導体層
、第１導電型の第３半導体層がこの順に積層され、この
積層構造の第１半導体層側主面に部分的に第２導電型の
第４半導体層が設けられ、第３半導体層側主面に部分的
に第２導電型の第５半導体層が設けられ、第１半導体層
側主面に第１半導体層と第４半導体層に接触する第１の
主電極が設けられ、第３半導体層主面に第３半導体層と
第５半導体層に接触する第２の主電極が設けられ、第１
または第３半導体層に接触する制御電極が設けられた双
方向性半導体スイッチ素子であって、第４および第５半
導体層には、これらの層を貫通してそれぞれ第１および
第３半導体層に達するように設けられ、かつそれぞれ第
１および第２の主電極で短絡される第２導電型の小領域
を分布させると共に１第４および第５半導体層は積層方
向に投影したときに重なる部分を持たせ、この重なり部
分で前記小領域の分布密度を他の部分よシ大としたこと
を特徴とする双方向性半導体スイッチ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42282A JPS58118151A (ja) | 1982-01-06 | 1982-01-06 | 双方向性半導体スイツチ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP42282A JPS58118151A (ja) | 1982-01-06 | 1982-01-06 | 双方向性半導体スイツチ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58118151A true JPS58118151A (ja) | 1983-07-14 |
Family
ID=11473360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP42282A Pending JPS58118151A (ja) | 1982-01-06 | 1982-01-06 | 双方向性半導体スイツチ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58118151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641175A (en) * | 1983-01-18 | 1987-02-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Bidirectional power switch with optimized emitter spacing near control electrode |
| JPH01307264A (ja) * | 1988-06-06 | 1989-12-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｐｎｐｎサージ防護デバイス |
| JP2003051592A (ja) * | 2001-08-08 | 2003-02-21 | Shindengen Electric Mfg Co Ltd | 双方向型二端子サイリスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013634A (ja) * | 1973-06-11 | 1975-02-13 | ||
| JPS527797U (ja) * | 1975-07-03 | 1977-01-20 | ||
| JPS54887A (en) * | 1977-06-03 | 1979-01-06 | Mitsubishi Electric Corp | Two-way thyristor |
-
1982
- 1982-01-06 JP JP42282A patent/JPS58118151A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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